CN103531251A - 一种多芯片封装*** - Google Patents
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Abstract
本发明公开了一种多芯片封装***，所述多芯片封装***包括：主芯片和存储芯片，其中，所述存储芯片包括第一输入输出电路，所述主芯片包括：第二输入输出电路、总线控制模块、第三输入输出电路、第一数据通路、第二数据通路和第三数据通路，其中，所述第一数据通路用于连接所述第二输入输出电路与所述总线控制模块；所述第二数据通路用于连接所述总线控制模块与所述第三输入输出电路；所述第三数据通路用于连接所述第二输入输出电路与所述第三输入输出电路。本发明能够实现当主芯片无法正常工作时，可以对存储芯片进行直接读写操作；此外，在测试过程中，还可以对错误芯片进行准确定位。
Description
技术领域
本发明涉及集成电路封装技术领域，具体涉及多芯片封装技术领域，尤其涉及一种多芯片封装***。
背景技术
随着集成电路技术的快速发展，大多数嵌入式产品都存在轻薄短小的趋势，所以存储芯片在产品中能用的空间越来越小。为了产品的体积更小巧，目前可采用多芯片封装（Multiple Chip Package，简称MCP）技术将主芯片与存储芯片制造在同一个封装内。
图1是根据现有技术的多芯片封装***的结构图。如图1所示，多芯片封装***包括主芯片101和存储芯片102，其中存储芯片102包括第一输入输出电路1021，主芯片包括第二输入输出电路1011、总线控制模块1012和第三输入输出电路1013，并且第二输入输出电路1011和第三输入输出电路1013的电路结构相同，如图2所示，两个输入输出电路都包括输出驱动器201和输入缓冲器202。在图1中，第一输入输出电路1021通过第一物理连线104与第三输入输出电路1013连接，总线控制模块1012分别与第二输入输出电路1011通过第一数据通路1014连接和与第三输入输出电路1013通过第二数据通路1015连接，第二输入输出电路1011通过第二物理连线105与引脚103连接，并且第一数据通路1014、第二数据通路1015、第一物理连线104和第二物理连线105都可以双向传输数据。
在现有技术中，对多芯片封装***中存储芯片102的测试都是通过主芯片101对存储芯片102进行读写来间接实现的，具体实现过程为：开启主芯片101中的总线控制模块1012，总线控制模块1012开始其控制作用，经第三输入输出电路1013、第一输入输出电路1021对存储芯片102进行读写操作，同时相关数据可以通过第二输入输出电路1011、引脚103与多芯片封装***外进行通讯，从而实现对存储芯片102的测试。这种间接测试的过程，必须在主芯片101中的总线控制模块1012的控制下才能进行的。当主芯片101无法正常工作时，对存储芯片102也就不能进行读写操作；此外，在测试过程中，当对存储芯片102的读写发生错误时，无法区分是主芯片101的错误还是存储芯片102的错误，难以对错误的芯片进行准确地定位。
发明内容
有鉴于此，本发明实施例提供一种多芯片封装***，来解决当主芯片无法正常工作时对存储芯片不能进行读写操作以及在测试过程中对错误芯片难以准确定位的技术问题。
本发明实施例提供了一种多芯片封装***，所述多芯片封装***包括：主芯片和存储芯片，其中，所述存储芯片包括第一输入输出电路，所述主芯片包括：第二输入输出电路、总线控制模块、第三输入输出电路、第一数据通路、第二数据通路和第三数据通路，其中，
所述第二输入输出电路用于从所述多芯片封装***外部向所述主芯片输入数据或从所述主芯片向所述多芯片封装***外部输出数据；
所述总线控制模块用于控制所述主芯片的总线上数据的发送和接收；
所述第三输入输出电路用于从所述存储芯片向所述主芯片输入数据或从所述主芯片向所述存储芯片输出数据；
所述第一数据通路用于连接所述第二输入输出电路与所述总线控制模块；
所述第二数据通路用于连接所述总线控制模块与所述第三输入输出电路；
所述第三数据通路用于连接所述第二输入输出电路与所述第三输入输出电路。
进一步地，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第二输入输出电路还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第二输入输出电路的第一输入端与第二输入输出电路的开关的一端连接，所述第二输入输出电路的开关的另一端与所述第三输入输出电路的第一输出端通过第三数据通路连接。
进一步地，当所述第二输入输出电路的开关闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
进一步地，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第三输入输出电路还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第三输入输出电路的第一输出端与第三输入输出电路的开关的一端连接，所述第三输入输出电路的开关的另一端与所述第二输入输出电路的第一输入端通过第三数据通路连接。
进一步地，当所述第三输入输出电路的开关闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
进一步地，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第二输入输出电路和所述第三输入输出电路均还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第二输入输出电路的第一输入端与第二输入输出电路的开关的一端连接，所述第二输入输出电路的开关的另一端与第三输入输出电路的开关的一端通过第三数据通路连接，所述第三输入输出电路的开关的另一端与所述第三输入输出电路的第一输出端连接。
进一步地，当所述第二输入输出电路的开关和所述第三输入输出电路的开关同时闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
进一步地，所述主芯片还包括：数字缓冲器、第四数据通路和第五数据通路，其中，所述数字缓冲器用于对从所述第二输入输出电路传输来的数据信号进行缓冲；
所述第四数据通路用于连接所述第二输入输出电路与所述数字缓冲器；
所述第五数据通路用于连接所述数字缓冲器与所述第三输入输出电路。
进一步地，所述第四数据通路的传输数据方向为从所述第二输入输出电路向所述数字缓冲器传输数据。
进一步地，所述第五数据通路的传输数据方向为从所述数字缓冲器向所述第三输入输出电路传输数据。
本发明实施例提出的多芯片封装***，通过在现有技术的基础上，在主芯片上设置使得第二输入输出电路与第三输入输出电路直接进行双向传输数据的第三数据通路，能够实现当主芯片无法正常工作时，对存储芯片可以进行直接读写操作，从而实现对存储芯片进行直接测试；此外，在测试过程中，当主芯片对存储芯片进行读写发生错误时，还可以准确地定位错误发生在主芯片还是存储芯片。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是根据现有技术的多芯片封装***的结构图；
图2是根据图1中现有技术的多芯片封装***的主芯片上的第二输入输出电路和第三输入输出电路的电路图；
图3是根据本发明第一实施例的多芯片封装***的结构图；
图4是根据图3中本发明第一实施例的多芯片封装***的主芯片上的第二输入输出电路和第三输入输出电路的电路图；
图5是根据本发明第二实施例的多芯片封装***的结构图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
在图3-4中示出了本发明的第一实施例。
图3根据本发明第一实施例的多芯片封装***的结构图。如图3所示，所述多芯片封装***包括：主芯片301和存储芯片302，其中，所述存储芯片302包括第一输入输出电路3021，所述主芯片301包括：第二输入输出电路3011、总线控制模块3012、第三输入输出电路3013、第一数据通路3014、第二数据通路3015和第三数据通路3016，其中，所述第二输入输出电路3011用于从所述多芯片封装***外部向所述主芯片301输入数据或从所述主芯片301向所述多芯片封装***外部输出数据；所述总线控制模块3012用于控制所述主芯片301的总线上数据的发送和接收；所述第三输入输出电路3013用于从所述存储芯片302向所述主芯片301输入数据或从所述主芯片301向所述存储芯片302输出数据；所述第一数据通路3014用于连接所述第二输入输出电路3011与所述总线控制模块3012；所述第二数据通路3015用于连接所述总线控制模块3012与所述第三输入输出电路3013；所述第三数据通路3016用于连接所述第二输入输出电路3011与所述第三输入输出电路3013。
在图3中，所述存储芯片302的第一输入输出电路3021用于从所述主芯片301向所述存储芯片302输入数据或从所述存储芯片302向所述主芯片301输出数据。所述第一输入输出电路3021通过第一物理连线304与所述第三输入输出电路3013连接，所述第二输入输出电路3011通过第二物理连线305与多芯片封装***的引脚303连接，其中，所述第一物理连线304和所述第二物理连线305是通过金线在物理上的连接而实现的。多芯片封装***通过引脚303与***外的器件连接以及相互交换数据。
在本实施例中一种优选的实施方式中，如图4所示，所述第二输入输出电路3011和第三输入输出电路3013均包括：输出驱动器401、输入缓冲器402和开关403。
参见图3和图4，对于第二输入输出电路3011，输出驱动器401的输出端OP1与输入缓冲器402的输入端IP2连接，并作为第二输入输出电路3011的第一输入端（从多芯片封装***外输入数据，经引脚303从该输入端输入到主芯片301），通过第二物理连线305与引脚303连接，输出驱动器401的输入端IP1以及输入缓冲器402的输出端OP2与总线控制模块3012连接；对于第三输入输出电路3013，输出驱动器401的输出端OP1与输入缓冲器402的输入端IP2连接，并作为第三输入输出电路3013的第一输出端（从主芯片301经该输出端向存储芯片302输出数据），通过第一物理连线304与第一输入输出电路3021连接，输出驱动器401的输入端IP1以及输入缓冲器402的输出端OP2与总线控制模块1012连接。在图4中，第二输入输出电路3011和第三输入输出电路3013所包括的输出驱动器401和输入缓冲器402在图3中的连接方式与图2中现有技术的第二输入输出电路1011和第三输入输出电路1013在图1中的连接方式相同。
在本优选的实施方式中，所述第二输入输出电路3011和所述第三输入输出电路3013均还包括开关403，其中，所述第二输入输出电路3011的第一输入端与第二输入输出电路3011的开关的一端连接，所述第二输入输出电路3011的开关的另一端与第三输入输出电路3013的开关的一端通过第三数据通路3016连接，所述第三输入输出电路3013的开关的另一端与所述第三输入输出电路3013的第一输出端连接。当所述第二输入输出电路3011的开关和所述第三输入输出电路3013的开关同时闭合时，所述第二输入输出电路3011与所述第三输入输出电路3013通过第三数据通路3016进行双向传输数据。因此，所述第三数据通路3016的实现是通过所述第二输入输出电路3011和所述第三输入输出电路3013所包括的开关403的开关动作来实现的。
对于第二输入输出电路3011和第三输入输出电路3013的另外两种情况：第二输入输出电路3011包括开关且第三输入输出电路3013不包括开关；第二输入输出电路3011不包括开关且第三输入输出电路3013包括开关。这两种情况，也包含在本发明中，其实现方式与本实施例的上述优选的实施方式相似，产生的技术效果相同。
参见图3，当主芯片301的总线控制模块3012处于开启状态，并且第二输入输出电路3011的开关和第三输入输出电路3013的开关都断开时，总线控制模块3012开始其控制作用，经第三输入输出电路3013、第一输入输出电路3021对存储芯片302进行读写操作，同时相关数据可以通过第二输入输出电路3011、引脚303与多芯片封装***外进行通讯。上述读写操作过程是在主芯片301中的总线控制模块3012的控制下进行的。这个读写过程与图1中现有技术对存储芯片102的读写过程是一样的。
当主芯片301的总线控制模块3012处于关闭状态，并且第二输入输出电路3011的开关和第三输入输出电路3013的开关都闭合时，由引脚303、第二输入输出电路3011、第三输入输出电路3013和第一输入输出电路3021构成从多芯片封装***的引脚303到多芯片封装***内部的存储芯片302的双向数据通路，此时整个多芯片封装***等效于内部的存储芯片302。在该工作模式下，当主芯片无法正常工作时，可以对存储芯片进行直接读写操作，实现对存储芯片进行直接测试；当主芯片对存储芯片进行读写发生错误时，通过对存储芯片进行直接测试，可以准确地定位错误发生在主芯片还是存储芯片。此外，可以充分利用相应存储芯片对应的编程器来进行直接测试，不需要知道主芯片的相关情况，可以减少测试成本，并保护相关商业机密；进行直接测试，没有增加额外的引脚，从而不会增加成本。
本发明第一实施例提出的多芯片封装***，通过在现有技术的基础上，在主芯片的第二输入输出电路和第三输入输出电路中各引入开关，并在两个开关间建立使得第二输入输出电路与第三输入输出电路直接进行双向传输数据的第三数据通路，能够实现当主芯片无法正常工作时，对存储芯片可以进行直接读写操作，从而实现对存储芯片进行直接测试；此外，在测试过程中，当主芯片对存储芯片进行读写发生错误时，通过对存储芯片进行直接测试，可以准确地定位错误发生在主芯片还是存储芯片。
在图5中示出了本发明的第二实施例。
图5是根据本发明第二实施例的多芯片封装***的结构图。如图5所示，所述多芯片封装***包括：主芯片501和存储芯片502，其中，所述存储芯片502包括第一输入输出电路5021，所述主芯片501包括：第二输入输出电路5011、总线控制模块5012、第三输入输出电路5013、数字缓冲器5017、第一数据通路5014、第二数据通路5015、第三数据通路5016、第四数据通路5018和第五数据通路5019，其中，所述第二输入输出电路5011用于从所述多芯片封装***外部向所述主芯片501输入数据或从所述主芯片501向所述多芯片封装***外部输出数据；所述总线控制模块5012用于控制所述主芯片501的总线上数据的发送和接收；所述第三输入输出电路5013用于从所述存储芯片502向所述主芯片501输入数据或从所述主芯片501向所述存储芯片502输出数据；所述数字缓冲器5017用于对从所述第二输入输出电路5011传输来的数据信号进行缓冲；所述第一数据通路5014用于连接所述第二输入输出电路5011与所述总线控制模块5012；所述第二数据通路5015用于连接所述总线控制模块5012与所述第三输入输出电路5013；所述第三数据通路5016用于连接所述第二输入输出电路5011与所述第三输入输出电路5013；所述第四数据通路5018用于连接所述第二输入输出电路5011与所述数字缓冲器5017；所述第五数据通路5019用于连接所述数字缓冲器5017与所述第三输入输出电路5013。
在图5中，所述存储芯片502的第一输入输出电路5021用于从所述主芯片501向所述存储芯片502输入数据或从所述存储芯片502向所述主芯片501输出数据。所述第一输入输出电路5021通过第一物理连线504与所述第三输入输出电路5013连接，所述第二输入输出电路5011通过第二物理连线505与多芯片封装***的引脚503连接，其中，所述第一物理连线504和所述第二物理连线505是通过金线在物理上的连接而实现的。多芯片封装***通过引脚503与***外的器件连接以及相互交换数据。
在本实施例中一种优选的实施方式中，参见关于第一实施例的图4，所述第二输入输出电路5011和第三输入输出电路5013均包括：输出驱动器401、输入缓冲器402和开关403。关于所述第二输入输出电路5011和所述第三输入输出电路5013的电路的实现方式的描述，与第一实施例的相应部分相同，在此不再赘述。
对于第二输入输出电路5011和第三输入输出电路5013的另外两种情况：第二输入输出电路5011包括开关且第三输入输出电路5013不包括开关；第二输入输出电路5011不包括开关且第三输入输出电路5013包括开关。这两种情况，也包含在本发明中，其实现方式与本实施例的上述优选的实施方式相似，产生的技术效果相同。
在本实施例中，所述第四数据通路5018的传输数据方向为从所述第二输入输出电路5011向所述数字缓冲器5017传输数据；所述第五数据通路5019的传输数据方向为从所述数字缓冲器5017向所述第三输入输出电路5013传输数据。
在所述数字缓冲器5017工作时，由于通过其的数据是以数字信号的形式，数据的传输方向具有单向性，即从所述第二输入输出电路5011将数字信号输出到所述数字缓冲器5017，经所述数字缓冲器5017对数字信号进行增加驱动能力和缓冲后，输出给所述第三输入输出电路5013。因此，在所述数字缓冲器5017工作时，第二输入输出电路5011只是起到输入电路的作用，即在图4中只有输入缓冲器402工作，而第三输入输出电路5013只是起到输出电路的作用，即在图4中只有输出驱动器401工作。
参见图5，当主芯片501的总线控制模块5012处于开启状态，数字缓冲器5017处于关闭状态，并且第二输入输出电路5011的开关和第三输入输出电路5013的开关都断开时，总线控制模块5012开始其控制作用，经第三输入输出电路5013、第一输入输出电路5021对存储芯片502进行读写操作，同时相关数据可以通过第二输入输出电路5011、引脚503与多芯片封装***外进行通讯。上述读写操作过程是在主芯片501中的总线控制模块5012的控制下进行的。这个读写及控制过程与图1中现有技术对存储芯片102的读写及控制过程是一样的。
当主芯片501的总线控制模块5012处于关闭状态，数字缓冲器5017处于关闭状态，并且第二输入输出电路5011的开关和第三输入输出电路5013的开关都闭合时，由引脚503、第二输入输出电路5011、第三输入输出电路5013和第一输入输出电路5021构成从多芯片封装***的引脚503到多芯片封装***内部的存储芯片502的双向数据通路，此时整个多芯片封装***等效于内部的存储芯片502。在该工作模式下，当主芯片无法正常工作时，可以对存储芯片进行直接读写操作，实现对存储芯片进行直接测试；当主芯片对存储芯片进行读写发生错误时，通过对存储芯片进行直接测试，可以准确地定位错误发生在主芯片还是存储芯片。此外，可以充分利用相应存储芯片对应的编程器来进行直接测试，不需要知道主芯片的相关情况，可以减少测试成本，并保护相关商业机密；进行直接测试，没有增加额外的引脚，从而不会增加成本。
当主芯片501的总线控制模块5012处于关闭状态，数字缓冲器5017处于开启状态，并且第二输入输出电路5011的开关和第三输入输出电路5013的开关都断开时，从多芯片封装***外部输入的信号经引脚503通过第二物理连线505，被第二输入输出电路5011接收，再通过第四数据通路5018，进入数字缓冲器5017，然后通过第五数据通路5019到达第三输入输出电路5013，再输出到存储芯片502上的第一输入输出电路5021。这样就实现了从多芯片封装***外部对内部的存储芯片的控制。因此，在该工作模式下，当主芯片无法正常工作时，可以通过开启数字缓冲器，实现从多芯片封装***外部对内部的存储芯片进行直接控制。
本发明第二实施例提出的多芯片封装***，通过在现有技术的基础上，在主芯片的第二输入输出电路和第三输入输出电路中各引入开关，并在两个开关间建立使得第二输入输出电路与第三输入输出电路直接进行双向传输数据的第三数据通路，能够实现当主芯片无法正常工作时，对存储芯片可以进行直接读写操作，从而实现对存储芯片进行直接测试；此外，在测试过程中，当主芯片对存储芯片进行读写发生错误时，通过对存储芯片进行直接测试，可以准确地定位错误发生在主芯片还是存储芯片；在上述方案的基础上，通过在主芯片上设置数字缓冲器，并使从第二输入输出电路输出的信号经第四数据通路由数字缓冲器接收，再经第五数据通路输出到第三输入输出电路，能够实现当主芯片无法正常工作时，还可以通过开启数字缓冲器，从多芯片封装***外部对内部的存储芯片进行直接控制。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种多芯片封装***，其特征在于，所述多芯片封装***包括：主芯片和存储芯片，其中，所述存储芯片包括第一输入输出电路，所述主芯片包括：第二输入输出电路、总线控制模块、第三输入输出电路、第一数据通路、第二数据通路和第三数据通路，其中，
所述第二输入输出电路用于从所述多芯片封装***外部向所述主芯片输入数据或从所述主芯片向所述多芯片封装***外部输出数据；
所述总线控制模块用于控制所述主芯片的总线上数据的发送和接收；
所述第三输入输出电路用于从所述存储芯片向所述主芯片输入数据或从所述主芯片向所述存储芯片输出数据；
所述第一数据通路用于连接所述第二输入输出电路与所述总线控制模块；
所述第二数据通路用于连接所述总线控制模块与所述第三输入输出电路；
所述第三数据通路用于连接所述第二输入输出电路与所述第三输入输出电路。
2.根据权利要求1所述的多芯片封装***，其特征在于，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第二输入输出电路还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第二输入输出电路的第一输入端与第二输入输出电路的开关的一端连接，所述第二输入输出电路的开关的另一端与所述第三输入输出电路的第一输出端通过第三数据通路连接。
3.根据权利要求2所述的多芯片封装***，其特征在于，当所述第二输入输出电路的开关闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
4.根据权利要求1所述的多芯片封装***，其特征在于，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第三输入输出电路还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第三输入输出电路的第一输出端与第三输入输出电路的开关的一端连接，所述第三输入输出电路的开关的另一端与所述第二输入输出电路的第一输入端通过第三数据通路连接。
5.根据权利要求4所述的多芯片封装***，其特征在于，当所述第三输入输出电路的开关闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
6.根据权利要求1所述的多芯片封装***，其特征在于，所述第二输入输出电路和第三输入输出电路均包括：输出驱动器、输入缓冲器，且所述第二输入输出电路和所述第三输入输出电路均还包括开关，其中，所述第二输入输出电路的输出驱动器的输出端与所述第二输入输出电路的输入缓冲器的输入端连接并作为所述第二输入输出电路的第一输入端，所述第三输入输出电路的输出驱动器的输出端与所述第三输入输出电路的输入缓冲器的输入端连接并作为所述第三输入输出电路的第一输出端，且所述第二输入输出电路的第一输入端与第二输入输出电路的开关的一端连接，所述第二输入输出电路的开关的另一端与第三输入输出电路的开关的一端通过第三数据通路连接，所述第三输入输出电路的开关的另一端与所述第三输入输出电路的第一输出端连接。
7.根据权利要求6所述的多芯片封装***，其特征在于，当所述第二输入输出电路的开关和所述第三输入输出电路的开关同时闭合时，所述第二输入输出电路与所述第三输入输出电路通过第三数据通路进行双向传输数据。
8.根据权利要求1-7中任一项所述的多芯片封装***，其特征在于，所述主芯片还包括：数字缓冲器、第四数据通路和第五数据通路，其中，所述数字缓冲器用于对从所述第二输入输出电路传输来的数据信号进行缓冲；
所述第四数据通路用于连接所述第二输入输出电路与所述数字缓冲器；
所述第五数据通路用于连接所述数字缓冲器与所述第三输入输出电路。
9.根据权利要求8所述的多芯片封装***，其特征在于，所述第四数据通路的传输数据方向为从所述第二输入输出电路向所述数字缓冲器传输数据。
10.根据权利要求8所述的多芯片封装***，其特征在于，所述第五数据通路的传输数据方向为从所述数字缓冲器向所述第三输入输出电路传输数据。
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