CN103517269B

CN103517269B - 数据加解密方法及***

Info

Publication number: CN103517269B
Application number: CN201210202675.5A
Authority: CN
Inventors: 万贤明; 冯奎景
Original assignee: Shenzhen ZTE Microelectronics Technology Co Ltd
Current assignee: Shenzhen ZTE Microelectronics Technology Co Ltd
Priority date: 2012-06-19
Filing date: 2012-06-19
Publication date: 2017-12-29
Anticipated expiration: 2032-06-19
Also published as: CN103517269A

Abstract

本发明提供了一种数据加解密方法及***，该***包括总线从处理模块、FSM控制模块、总线主处理模块、密码流产生装置和计算模块，其中，总线从处理模块用于保存控制信息和密钥；该FSM控制模块，用于控制总线从处理模块接收外部发送的控制信息和密钥，向自己发送该控制信息；以及，向密码流产生装置发送参数，向总线主处理模块发送获得待处理数据对应的控制信息；总线主处理模块，用于从外部存储器获得待处理数据，以及将处理后数据写到外部存储器中；密码流产生装置，用于产生与待处理数据匹配的密码流；计算模块，用于对获得的待处理数据和密码流进行异或操作，并向总线主处理模块发送处理后数据。本发明存取数据快，加解密效率高，功耗低。

Description

数据加解密方法及***

技术领域

本发明涉及移动通信领域，尤其涉及一种数据加解密方法及***。

背景技术

无线通信***正广泛应用于语音、数据等各种类型的通信中，对所传输的数据进行加密是一种保护数据安全、防止非授权访问的有效手段。

全球移动通讯***(GSM)采用了A5/1、A5/2、A5/3加密算法对语音数据进行加密；宽带码分多址(WCDMA)通信***采用F8算法对数据进行加密。在长期演进(LTE)通信***中，为满足高速、安全的数据传输，出现了基于祖冲之(ZUC)的演进的加密算法3(EvolvedEncryption Algonthm3，EEA3)加密算法。

EEA3加密算法是祖冲之算法集之一，祖冲之算法集是由中国学者自主设计的加密和完整性算法，包括ZUC算法、加密算法128-EEA3和完整性算法128-EIA3，其中ZUC算法的名字源于我国古代数学家祖冲之，是一种流密码算法。它是另外两个算法的核心。这套算法集已经被国际组织第三代合作伙伴计划组织(3rd Generation Partnership Project，3GPP)认可为LTE无线通信的第三套国际加密和完整性标准的算法。ZUC算法由3GPP技术规范加密和完整性算法“128-EEA3&128-EIA3”的文件2“ZUC规范”描述，EEA3算法由3GPP技术规范加密和完整性算法“128-EEA3&128-EIA3”的文件1“128-EEA3和128-EIA3规范”描述。

ZUC算法核由三个逻辑层次组成，顶层是16级的线性反馈移位寄存器(LFSR)，中间层是比特重组(BR)，底层是非线性函数(F)。LFSR由S0～S15等16个31位寄存器组成；BR从LFSR寄存器中抽取128位组成4个32bit字，头三个字X0～X2用于F，最后一个字X3用于产生密钥流；F由2个32位寄存器R1和R2组成，输出为32位字W。

产生加密码的过程分为两部分，首先是初始化阶段，如图1所示，利用密钥(KEY)、加密参数COUNT，BEARER，DIRECTION及常数串D经过一定的变换写入LFSR的寄存器S₀～S₁₅，R₁，R₂寄存器初始化为0，且F的输出W移位后反馈给LFSR。以下过程重复循环执行32次：S₁₅的高位(30-15位)和S₁₄的低位(15-0位)重组成X₀，S₁₁的低位和S₉的高位重组成X₁，S₇的低位和S₅的高位重组成X₂，S₂的低位和S₀的高位重组成X₃；F对来自BR的X₁与R₁进行模32加赋给W₁，对来自BR的X₂与R₂进行异或赋给W₂；将W₁的低位和W₂的高位重组后先进行L₁线性变换接着进行S盒变换赋给R₁，将W₂的低位和W₁的高位重组后先进行L₂线性变换接着进行S盒变换赋给R₂；X₀与R₁异或后再与R₂进行模32加赋给W，W右移1位后送到LFSR与S₀，S₀循环左移8位，S₄循环左移20位，S₁₀循环左移21位，S₁₃循环左移17位，S₁₅循环左移15位相加后模(2³¹-1)赋给S₁₆，将S₁₆赋给S₁₅，将S₁₅赋给S₁₄，以此类推，直到S₁赋给S₀，完成一次循环。

初始化阶段完成之后，ZUC加密核开始产生加密码，如图2所示。将S₁₅的高位(30～15位)和S₁₄的低位(15～0位)重组成X₀，S₁₁的低位和S₉的高位重组成X₁，S₇的低位和S₅的高位重组成X₂，S₂的低位和S₀的高位重组成X₃；F对来自BR的X₁与R₁进行模32加赋给W₁，对来自BR的X₂与R₂进行异或赋给W₂；将W₁的低位和W₂的高位重组后先进行L₁线性变换接着进行S盒变换赋给R₁，将W₂的低位和W₁的高位重组后先进行L₂线性变换接着进行S盒变换赋给R₂；X₀与R₁异或后再与R₂进行模32加赋给W，这个值丢弃；同时S₀，S₀循环左移8位，S₄循环左移20位，S₁₀循环左移21位，S₁₃循环左移17位，S₁₅循环左移15位相加后模(2³¹-1)赋给S₁₆，将S₁₆赋给S₁₅，将S₁₅赋给S₁₄，以此类推，直到S₁赋给S₀。重复以下步骤，不断产生加密码：将S₁₅的高位(30～15位)和S₁₄的低位(15～0位)重组成X₀，S₁₁的低位和S₉的高位重组成X₁，S₇的低位和S₅的高位重组成X₂，S₂的低位和S₀的高位重组成X₃；F对来自BR的X₁与R₁进行模32加赋给W₁，对来自BR的X₂与R₂进行异或赋给W₂；将W₁的低位和W₂的高位重组后先进行L₁线性变换接着进行S盒变换赋给R₁，将W₂的低位和W₁的高位重组后先进行L₂线性变换接着进行S盒变换赋给R₂；X₀与R₁异或后再与R₂进行模32加赋给W，将W与X₃异或产生加密码；同时S₀，S₀循环左移8位，S₄循环左移20位，S₁₀循环左移21位，S₁₃循环左移17位，S₁₅循环左移15位相加后模(2³¹-1)赋给S₁₆，将S₁₆赋给S₁₅，将S₁₅赋给S₁₄，以此类推，直到S₁赋给S₀。

3GPP技术规范加密和完整性算法“128-EEA3&128-EIA3”的文件1和文件2，只提出了算法原理和软件实现。而LTE通信***的数据传输速率很高，ZUC产生加密码的计算过程非常复杂，采用软件实现性能上满足不了要求。同时以上两篇文件也没有放在具体的***考虑，不能反映真实的***性能。

对数据进行加密的过程需要将待加密数据与ZUC加密核产生的密码流进行异或操作得到加密数据，如图3所示，如果需要对数据进行解密，那么将待解密数据与ZUC加密核产生的密码流进行异或操作得到原始数据。

发明内容

本发明实施例提供了一种数据加解密方法及***，以克服现有软件实现方式存在的低速、低效率问题及没有放在具体***考虑的缺陷。

本发明实施例提供了一种数据加解密***，该***包括：

总线从处理模块，用于保存来自外部的控制信息和产生密码流所需的密钥，所述控制信息包括产生密码流所需的参数、待处理数据的源地址、待处理数据的长度和处理后数据的目的地址；以及，根据有限状态机(FSM)控制模块发送的第一读取控制信号向所述FSM控制模块发送所述控制信息和根据所述FSM控制模块发送的第二读取控制信号向密码流产生装置发送所述密钥；

所述FSM控制模块，用于控制所述总线从处理模块接收外部发送的所述控制信息和所述密钥，向所述总线从处理模块发送所述第一读取控制信号和所述第二读取控制信号，接收所述总线从处理模块发送的所述控制信息；以及，向所述密码流产生装置发送所述参数和第一控制信号，向所述总线主处理模块发送所述待处理数据的源地址、待处理数据的长度、处理后数据的目的地址和第二控制信号；

总线主处理模块，用于接收所述FSM控制模块发送的所述待处理数据的源地址、待处理数据的长度、所述处理后数据的目的地址和所述第二控制信号，根据所述待处理数据的源地址、待处理数据的长度和所述第二控制信号从外部存储器获得待处理数据，根据所述目的地址和所述第二控制信号将处理后数据写到所述外部存储器中；

密码流产生装置，用于接收所述FSM控制模块发送的所述参数和第一控制信号以及所述总线从处理模块发送的所述密钥，根据所述参数、所述密钥和所述第一控制信号产生与所述待处理数据匹配的密码流；

计算模块，用于从所述总线主处理模块获得所述待处理数据，从所述密码流产生装置获得密码流，对所述待处理数据和所述密码流进行异或操作，并向所述总线主处理模块发送进行异或操作后的所述处理后数据。

优选地，所述总线从处理模块采用的是高性能总线(AHB)从接口；或者，所述总线主处理模块采用的是高级可扩展(AXI)主接口或AHB主接口。

优选地，所述总线主处理模块包括输入缓存和输出缓存；

所述总线主处理模块，具体用于：根据所述源地址、所述待处理数据的长度和所述第二控制信号从外部存储器将所述待处理数据读入所述输入缓存中；根据所述目的地址和所述第二控制信号从所述输出缓存中将所述处理后数据写到所述外部存储器中。

优选地，所述计算模块，具体用于以字节为单位分组进行异或操作，并向所述输出缓存发送异或操作后的所述处理后数据。

优选地，所述FSM控制模块，具体用于根据所述控制信息，开启对应于所述密码流产生装置、所述总线主处理模块和所述计算模块的时钟，向所述密码流产生装置发送所述参数和所述第一控制信号，向所述总线主处理模块发送所述待处理数据的源地址、所述待处理数据的长度、所述处理后数据的目的地址和所述第二控制信号。

优选地，所述FSM控制模块，还用于在所述密码流产生装置未产生密码流且所述FSM控制模块状态空闲时，关闭对应于所述密码流产生装置、所述总线主处理模块和所述计算模块的时钟。

优选地，所述FSM控制模块，还用于控制所述总线主处理模块接收外部发送的所述控制信息，向所述总线主处理模块发送第三读取控制信号，接收所述总线主处理模块根据所述第三读取控制信号发送的所述参数，以及，向所述密码流产生装置发送所述参数和第一控制信号。

优选地，所述待处理数据为待加密数据，所述处理后数据为加密后数据，所述参数为加密参数，所述密钥为加密密钥；或者，所述待处理数据为待解密数据，所述处理后数据为解密后数据，所述参数为解密参数，所述密钥为解密密钥。

本发明实施例还提供了一种数据加解密方法，该方法包括：

配置产生密码流所需的参数和密钥、待处理数据的源地址、待处理数据的长度以及处理后数据的目的地址；

根据所述源地址和待处理数据的长度从外部存储器获得待处理数据；

根据所述参数和所述密钥产生与所述待处理数据匹配的密码流；

对所述待处理数据和所述密码流进行异或操作，并根据所述处理后数据的目的地址将进行异或操作后的数据发送至所述外部存储器。

优选地，所述根据所述源地址和待处理数据的长度从外部存储器获得待处理数据，包括：

根据所述源地址和待处理数据的长度将从外部存储器获得的待处理数据读入输入缓存中；

所述对所述待处理数据和所述密码流进行异或操作，并根据所述处理后数据的目的地址将进行异或操作后的数据发送至所述外部存储器，包括：

以字节为单位分组对所述待处理数据和所述密码流进行异或操作，根据所述处理后数据的目的地址将进行异或操作后的数据发送至输出缓存，再从所述输出缓存将所述数据发送至所述外部存储器。

上述数据加解密方法及***，以易实现的方式解决ZUC算法产生密码流所需的复杂计算，同时解决了传统直接内存存取(DMA)方式存取数据较慢和不够灵活的问题，保证加解密的效率和匹配，同时降低了功耗。

附图说明

图1是现有ZUC初始化阶段的原理图；

图2是现有ZUC加密码产生的原理图；

图3是现有ZUC加密过程的示意图；

图4是本发明数据加解密***实施例的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

如图4所示，是本发明数据加解密***实施例的结构示意图，该***包括总线从处理模块41、有限状态机(FSM)控制模块42、总线主处理模块43、密码流产生装置44和计算模块45，其中：

其中，所述待处理数据为待加密数据，所述处理后数据为加密后数据，所述参数为加密参数，所述密钥为加密密钥；或者，所述待处理数据为待解密数据，所述处理后数据为解密后数据，所述参数为解密参数，所述密钥为解密密钥。

上述总线从处理模块采用的接口是AMBA2.0协议规定的AHB从接口。

上述FSM控制模块是***的控制中心，根据总线从处理模块传来的参数信息，首先打开各个模块的时钟，然后将密码流产生装置所需的参数传给密码流产生装置用于产生密码流；同时将数据的源/目的地址信息传给总线主处理模块，启动数据从外部存储器读入内部的输入缓存(buffer)。当数据读入输入buffer并且密码流已经开始产生之后，由计算模块对数据和密码流进行异或处理，完成加密或解密后写入到总线主处理模块的输出buffer里，最后输出到外部存储器。数据从外部存储器读入输入buffer可能会受到各种原因不能及时读入，输出buffer的数据也可能受各种原因不能及时写的外部存储器里，该FSM控制模块自动根据输入、输出buffer的数据空、满情况控制加密装置产生密码流的速度，保证数据跟密码流之间的顺序是匹配的。具体地，上述第一控制信号包括加密停止信号和暂停信号，上述密码流产生装置能够根据待处理数据长度，数据读出/写入效率，暂停加密码的产生，保证待处理数据和加密码的顺序是匹配的。当加密完成且加密后数据已经输出到外部存储器后，停止加密码的产生。自动关闭所有模块的时钟，以节省功耗。

上述总线主处理模块包括输入buffer和输出buffer，负责数据从外部存储器读数据到输入buffer和将数据从输出buffer写到外部存储器中。当本模块启动工作后，根据FSM控制模块过来的控制信息从外部存储器将数据读入输入buffer中，当数据没有全部读进来且输入buffer不满时就不断从外部存储器读数据；当输出buffer有一定数据量时，数据开始写到外部存储器里，直到所有数据都写完为止。

总线主处理模块采用AMBA3.0的AXI master接口，非常方便对外部存储器进行数据读写，极大提高了数据进出本装置的速度，也即提高了数据加密速度，是本***重要改进点之一。例如，在133MHz时钟下产生密码流，其吞吐率为1.42Gbps。此外，总线主处理模块不限于使用AXI主接口，还可以采用其他接口，例如AHB主接口。

需要说明的是，上述控制参数也可以由所述FSM控制模块控制所述总线主处理模块从外部接收，然后向所述总线主处理模块发送第三读取控制信号，接收所述总线主处理模块根据所述第三读取控制信号发送的所述参数，以及，向所述密码流产生装置发送所述参数和第一控制信号。

另外，上述计算模块采用多字节分组计算方法，相对于现有以比特为单位进行异或计算的方法，大大提高了加解密运算的效率。

上述***适用于LTE等***。

由此可见，上述数据加解密***采用硬件方式实现了高速数据加密，提高了产生密码流的速度；采用了总线主处理接口，高速灵活地对外部存储器读写，提高数据进出该密码流产生装置的速度；FSM控制模块根据硬件状态关闭时钟，从而降低功耗；

综上所述，上述数据加解密***，采用了一种新颖的硬件架构，提高了数据从外部存储器读写的速度和加密计算速度，进而提高***的吞吐率，采用了密码流产生控制信号，合理的协调了密码流的产生速度，提高***的适用性，采用开关时钟的方法降低了***功耗。

应用于上述数据加解密***的数据加解密方法包括：

步骤一、配置产生密码流所需的参数和密钥、待处理数据的源地址、待处理数据的长度以及处理后数据的目的地址；

步骤二、根据所述源地址和待加密数据的长度从外部存储器获得待加密数据；

该步骤可以为：根据所述源地址和待加密数据的长度将从外部存储器获得的待加密数据读入输入缓存中；

步骤三、根据所述参数和所述密钥产生与所述待处理数据匹配的密码流；

步骤四、对所述待处理数据和所述密码流进行异或操作，并根据所述处理后数据的目的地址将进行异或操作后的数据发送至所述外部存储器。

该步骤可以为：以字节为单位分组对所述待处理数据和所述密码流进行异或操作，根据所述处理后数据的目的地址将进行异或操作后的数据发送至输出缓存，再从所述输出缓存将所述数据发送至所述外部存储器。

下面以加密过程为例进行描述，根据所述参数和密钥与所述待加密数据匹配的密码流的产生包括两大过程：

1)初始化阶段，过程如下：

11)给LFSR的16个寄存器S₀-S₁₅预置初值，如下所示，其中||表示拼接，表示按位异或，表示模32加，S_iH为30-15位，S_iL为15-0位，(a1，a2，...，an)→(b1，b2，...，bn)表示a到b的赋值是并行的；

设D为240bit的常数串，由16个15bit的子串组成：

D＝d0||d1||...||d15，

其中，

d0＝100010011010111₂，

d1＝010011010111100₂，

d2＝110001001101011₂，

d3＝001001101011110₂，

d4＝101011110001001₂，

d5＝011010111100010₂，

d6＝111000100110101₂，

d7＝000100110101111₂，

d8＝100110101111000₂，

d9＝010111100010011₂，

d10＝110101111000100₂，

d11＝001101011110001₂，

d12＝101111000100110₂，

d13＝011110001001101₂，

d14＝111100010011010₂，

d15＝100011110101100₂.

当0≤i≤15时，S_i＝k_i||d_i||iv_i.k_i和iv_i是以字节为单位。

IV[0]＝COUNT[0]，IV[1]＝COUNT[1]，

IV[2]＝COUNT[2]，IV[3]＝COUNT[3]，

IV[4]＝BEARER||DIRECTION||00₂，

IV[5]＝IV[6]＝IV[7]＝00000000₂，

IV[8]＝IV[0]，IV[9]＝IV[1]，

IV[10]＝IV[2]，IV[11]＝IV[3]，

IV[12]＝IV[4]，IV[13]＝IV[5]，

IV[14]＝IV[6]，IV[15]＝IV[7]；

12)R1，R2赋初值为0；

13)以下过程重复32次：

首先抽取LFSR中的寄存器比特重组为X₀-X₃：

X₀＝S_15H||S_14L；

X₁＝S_11L||S_9H；

X₂＝S_7L||S_5H；

X₃＝S_2L||S_0H.

接着将X₀-X₃送入F进行处理：

R₁＝S(L₁(W_1L||W_2H))；

R₂＝S(L₂(W_2L||W_1H))；

其中，S表示S盒变换，功能是将32比特的输入通过查找表S₀或S₁变换为32比特的输出；L₁，L₂是一种线性变换，将32比特的输入线性变换成32比特的输出：

最后F产生的W送到LFSR初始化阶段，进行寄存器的更新：

v＝2¹⁵S₁₅+2¹⁷S₁₃+2²¹S₁₀+2²⁰S₄+(1+2⁸)S₀mod(2³¹-1)；

S₁₆＝(v+u)mod(2³¹-1)；

如果S₁₆＝0，那么S₁₆＝2³¹-1；

(S₁，S₂，...，S₁₅，S₁₆)→(S₀，S₁，...，S₁₄，S₁₅).

2)初始化完成之后，开始产生密码流。过程如下：

21)抽取LFSR中的寄存器比特重组为X₀-X₃；

X₀＝S_15H||S_14L；

X₁＝S_11L||S_9H；

X₂＝S_7L||S_5H；

X₃＝S_2L||S_0H；

22)将X₀-X₃送入F进行处理，第一次运行丢弃W进入24)，以后每次运行保留W送到23)；

R₁＝S(L₁(W_1L||W_2H))；

R₂＝S(L₂(W_2L||W_1H))；

其中S表示S盒变换，功能是将32比特的输入通过查找表S₀或S₁变换为32比特的输出；L₁，L₂是一种线性变换，将32比特的输入线性变换成32比特的输出：

23)LFSR密码流产生；

24)LRSR密码流产生阶段下寄存器更新；

S₁₆＝2¹⁵S₁₅+2¹⁷S₁₃+2²¹S₁₀+2²⁰S₄+(1+2⁸)S₀mod(2³¹-1)；

如果S₁₆＝0，那么S₁₆＝2³¹-1；

(S₁，S₂，...，S₁₅，S₁₆)→(S₀，S₁，...，S₁₄，S₁₅)

重复以上步骤21)、22)、23)、24)，每次都产生32bit的密码流。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，上述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

以上实施例仅用以说明本发明的技术方案而非限制，仅仅参照较佳实施例对本发明进行了详细说明。本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims

1.一种数据加解密***，其特征在于，该***包括：

总线从处理模块，用于保存来自外部的控制信息和产生祖冲之(ZUC)密码流所需的密钥，所述控制信息包括产生ZUC密码流所需的参数、待处理数据的源地址、待处理数据的长度和处理后数据的目的地址；以及，根据有限状态机(FSM)控制模块发送的第一读取控制信号向所述FSM控制模块发送所述控制信息和根据所述FSM控制模块发送的第二读取控制信号向密码流产生装置发送所述密钥；

密码流产生装置，用于接收所述FSM控制模块发送的所述参数和第一控制信号以及所述总线从处理模块发送的所述密钥，根据所述参数、所述密钥和所述第一控制信号产生与所述待处理数据匹配的ZUC密码流；

计算模块，用于从所述总线主处理模块获得所述待处理数据，从所述密码流产生装置获得ZUC密码流，对所述待处理数据和所述ZUC密码流进行异或操作，并向所述总线主处理模块发送进行异或操作后的所述处理后数据。

2.根据权利要求1所述的***，其特征在于：

所述总线从处理模块采用的是高性能总线(AHB)从接口；或者

所述总线主处理模块采用的是高级可扩展(AXI)主接口或AHB主接口。

3.根据权利要求1所述的***，其特征在于：

所述总线主处理模块包括输入缓存和输出缓存；

4.根据权利要求3所述的***，其特征在于：

所述计算模块，具体用于以字节为单位分组进行异或操作，并向所述输出缓存发送异或操作后的所述处理后数据。

5.根据权利要求3所述的***，其特征在于：

所述FSM控制模块，具体用于根据所述控制信息，开启对应于所述密码流产生装置、所述总线主处理模块和所述计算模块的时钟，向所述密码流产生装置发送所述参数和所述第一控制信号，向所述总线主处理模块发送所述待处理数据的源地址、所述待处理数据的长度、所述处理后数据的目的地址和所述第二控制信号。

6.根据权利要求5所述的***，其特征在于：

所述FSM控制模块，还用于在所述密码流产生装置未产生ZUC密码流且所述FSM控制模块状态空闲时，关闭对应于所述密码流产生装置、所述总线主处理模块和所述计算模块的时钟。

7.根据权利要求1所述的***，其特征在于：

所述FSM控制模块，还用于控制所述总线主处理模块接收外部发送的所述控制信息，向所述总线主处理模块发送第三读取控制信号，接收所述总线主处理模块根据所述第三读取控制信号发送的所述参数，以及，向所述密码流产生装置发送所述参数和第一控制信号。

8.根据权利要求1-7任一权利要求所述的***，其特征在于：

所述待处理数据为待加密数据，所述处理后数据为加密后数据，所述参数为加密参数，所述密钥为加密密钥；或者

所述待处理数据为待解密数据，所述处理后数据为解密后数据，所述参数为解密参数，所述密钥为解密密钥。

9.一种数据加解密方法，其特征在于，该方法包括：

配置产生ZUC密码流所需的参数和密钥、待处理数据的源地址、待处理数据的长度以及处理后数据的目的地址；

根据所述参数和所述密钥产生与所述待处理数据匹配的ZUC密码流；

对所述待处理数据和所述ZUC密码流进行异或操作，并根据所述处理后数据的目的地址将进行异或操作后的数据发送至所述外部存储器。

10.根据权利要求9所述的方法，其特征在于：

所述根据所述源地址和待处理数据的长度从外部存储器获得待处理数据，包括：

所述对所述待处理数据和所述ZUC密码流进行异或操作，并根据所述处理后数据的目的地址将进行异或操作后的数据发送至所述外部存储器，包括：

以字节为单位分组对所述待处理数据和所述ZUC密码流进行异或操作，根据所述处理后数据的目的地址将进行异或操作后的数据发送至输出缓存，再从所述输出缓存将所述数据发送至所述外部存储器。

11.根据权利要求9或10所述的方法，其特征在于：