CN103412606A - 一种带隙基准电压源 - Google Patents

Abstract

本发明涉及模拟集成电路技术，具体的说是涉及一种带隙基准电压源。本发明所述的一种带隙基准电压源，包括偏置电路、带隙基准核心电路、温度检测电路、开关电容电路和运算放大器，所述偏置电路为带隙基准核心电路提供电流，带隙基准核心电路的输出端与开关电容电路的输入端连接，温度检测电路连接在带隙基准核心电路的一条支路上，运算放大器的同向输入端和反向输入端与开关电容电路连接、输出端与开关电容电路的一个输出端连接并作为电压基准源的输出端。本发明的有益效果为，提高了一阶补偿的带隙基准电压源输出电压的精度，没有使用大电阻，电路结构简单，节省了版图面积，降低了成本。本发明尤其适用于基准电压源。

Description

一种带隙基准电压源

技术领域

本发明涉及模拟集成电路技术，具体的说是涉及一种带隙基准电压源。

背景技术

随着集成电路制造工艺向着深亚微米发展，集成电路设计和制造日渐趋于高精度、高密度和低成本。在几乎所有的模拟集成电路中，基准电压源或者基准电流源电路都是必不可少的电路模块，比如A/D、D/A转换电路、电压调整电路、闪存等电路。高精度、高电源抑制比、低温度系数的基准电压源对于提高整个芯片的性能尤其重要。

传统的带隙基准电压源电路如图1所示，带隙电压基准源电路包括：PMOS管M1、M2、M3，双极晶体管PQ1、PQ2和PQ3，电阻R1、R2，运算放大器OP，其中，PMOS管M1、M2、M3的源极都接外部电源VDD，PMOS管M1和M2的栅极相连，M1管的漏极和双极晶体管Q1的发射极相连，节点定义为A点，PMOS管M2的漏极接电阻R1的一端，节点定义为B点，PMOS管M3的栅极接M2的栅极，漏极接电阻R2一端，电阻R1的另一端接双极晶体管Q2的发射极，电阻R2的另一端接双极晶体管Q3的发射极，双极晶体管Q1、Q2、Q3的集电极和基极都接地GND，PMOS管M3的漏极接输出VREF，运算放大器的正端输入接B点，负端输入接A点。

上带隙基准电压源电路中，运算放大器OP工作在深度负反馈状态，起到钳位的作用，使得A、B两点的电位相等，从而基准电压源输出电压公式为：V_ref=V_BE3+(R₂/R₁)V_TlnN,公式中N为极晶体管PQ1、PQ2的发射极面积的比值，V_BE3是双极晶体管PQ3的基极-发射极电压，具有负温度系数，V_T是热电压，具有正温度系数，由上述公式可见，这里的带隙基准电压源电路是利用两个温度系数相反的电压相加，适当选择上述公式中的R1、R2以及N值，就可以在某个温度下得到零温度系数的基准电压。传统的带隙基准电压源补偿原理如图2所示，在整个温度范围内，只有一个位于T0处的零温度系数点。

传统的带隙基准电压源电路由于器件版图不匹配等影响，实际电路的输出值与设计值必然存在一定的偏差，这将会影响基准电压的输出精度。由于传统的带隙基准电压源中V_T是与温度成正比的，其正温度系数保持一定，而V_BE是温度的复杂函数，那么在很宽的温度范围内，特别是高温阶段时，不能完全补偿V_BE，这样，为了提高基准电压源输出的精度，必然要进行高阶(通常是二阶)温度补偿，也就是引入新的与温度有关的高阶项，与原有的基准电压叠加，从而将双极晶体管的基极-发射极电压中温度高阶项抵消，但却增加了电路的复杂度，而且传统基准电压源电路中存在很大的片上电阻R1、R2，这必然会占去很大的版图面积，一定程度上增加了芯片的成本，同时又引入了噪声，输出电压的精确度会受到很大影响，难以满足基准供给电路对于带隙基准电压精度的需求。

发明内容

本发明所要解决的技术问题，就是针对上述传统带隙基准电压源的问题，提出一种带隙基准电压源。

本发明解决上述技术问题所采用的技术方案是：一种带隙基准电压源，其特征在于，包括偏置电路、带隙基准核心电路、温度检测电路、开关电容电路和运算放大器，所述偏置电路产生的电流由电流镜镜像至带隙基准核心电路，所述带隙基准核心电路的输出端与开关电容电路的输入端连接，所述温度检测电路连接在带隙基准核心电路的一条支路上，所述运算放大器的同向输入端与开关电容电路的一个输出端连接、反向输入端与开关电容电路的另一个输出端连接、输出端与开关电容电路的一个输出端连接并作为带隙基准电压源的输出端。

具体的，所述偏置电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，

所述带隙基准核心电路包括第五PMOS管P5、第六PMOS管P6、第一PNP型双极晶体管Q1和第二PNP型双击晶体管Q2，

所述温度检测电路包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一NPN型双极晶体管Q3和第二NPN型双极晶体管Q4，

所述开关电容电路包括第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第一电容C1、第二电容C2、第三电容C3、第一逻辑控制信号SW1、第二逻辑控制信号SW2和第三逻辑控制信号SW3，

所述运算放大器包括第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第四电容C4和第五电容C5；其中，

第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极、第六PMOS管P6的栅极、第七PMOS管P7的栅极、第八PMOS管P8的栅极、第十PMOS管P10的栅极、第十一PMOS管P11的栅极、第十三PMOS管P13的栅极和第十六PMOS管P16的栅极连接并与第二PMOS管P2的漏极和第三NMOS管N3的漏极连接，第一NMOS管N1的栅极与第一PMOS管P1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第三NMOS管N3的栅极、第四NMOS管N4的栅极和第三PMOS管P3的漏极连接，第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的漏极连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极与第四PMOS管P4的漏极连接，

第五PMOS管P5的漏极、第九PMOS管P9的漏极、第十二PMOS管P12的漏极、第九NMOS管N9的源极和第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极和第二PNP型双击晶体管Q2的基极连接，第六PMOS管P6的漏极、第十NMOS管N10的漏极、第十二NMOS管N12的漏极和第二PNP型双击晶体管Q2的发射极连接，

第七PMOS管P7的漏极、第一NPN型双极晶体管Q3的基极和第七NMOS管N7的漏极连接，第七NMOS管N7的栅极和第八NMOS管N8的栅极连接偏置电压Vbias，第八PMOS管P8的漏极连接第九PMOS管P9的源极，第九PMOS管P9的栅极连接第一NPN型双极晶体管Q3的集电极，第十PMOS管P10的漏极连接第二NPN型双极晶体管Q4的基极和第八NMOS管N8的漏极，第二NPN型双极晶体管Q4的集电极连接第十二PMOS管P12的栅极，第十二PMOS管P12的源极连接第十一PMOS管P11的漏极，第九NMOS管N9的漏极连接第一电容C1的一端和第十三NMOS管N13的漏极，第十NMOS管N10的源极连接第一电容C1的另一端和第十一NMOS管N11的源极，

第十二NMOS管N12的源极连接第二电容C2的一端和第十五NMOS管N15的漏极，第十一NMOS管N11的漏极连接第十四NMOS管N14的源极、第三电容C3的一端和第十四PMOS管P14的栅极，第十四NMOS管N14的漏极和第三电容C3的另一端连接第十六PMOS管P16的漏极和第十七NMOS管N17的漏极、电容C4的一端和第二十NMOS管N20的漏极，

第十四PMOS管P14的源极和第十五PMOS管P15的源极连接第十三PMOS管P13的漏极，第十五NMOS管N15的源极连接第十六NMOS管N16的漏极和第十五PMOS管P15的栅极，第十四PMOS管P14的漏极连接第十八NMOS管N18的栅极和第十九NMOS管N19的栅极，第十五PMOS管P15的漏极连接第四电容C4的另一端、第十九NMOS管N19的漏极和第二十NMOS管N20的栅极，

第一逻辑控制信号SW1连接第九NMOS管N9的栅极、第十NMOS管N10的栅极、第十二NMOS管N12的栅极、第十四NMOS管N14的栅极和第十六NMOS管N16的栅极，第二逻辑控制信号SW2连接第十一NMOS管N11的栅极、第十三NMOS管N13的栅极和第十五NMOS管N15的栅极，第三逻辑控制信号SW3连接第十七NMOS管N17的栅极，第十七NMOS管N17的源极与第五电容C5的一端连接作电压基准源的输出端VREF，

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十一PMOS管P11的源极、第十三PMOS管P13的源极和第十六PMOS管P16的源极均接电源VDD，

第二NMOS管N2的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极、第十三NMOS管N12的源极、第十六NMOS管N16的源极、第十八NMOS管N18的源极、第十九NMOS管N19的源极、第二十NMOS管N20的源极、第一PNP型双极晶体管Q1的集电极、第二PNP型双极晶体管Q2的集电极、第一NPN型双极晶体管Q3的发射极、第二NPN型双极晶体管Q4的发射极和第五电容C5的另一端均接地GND。

本发明的有益效果为，相比较于传统的带隙基准电压源，采用开关电容技术，避免了片上大电阻的使用，同时，温度检测电路在不同温度下会开启不同的支路，给带隙基准核心电路的一条支路灌入电流，从而达到改变PTAT电压的温度系数的目的，在整个温度范围内，引入了三个零温度系数点，相比较于普通的一阶补偿电路，本发明提高了一阶补偿的带隙基准电压源输出电压的精度，没有使用大电阻，没有使用高阶温度补偿电路，电路结构简单，节省了版图面积，降低了成本。

附图说明

图1为传统带隙基准电压源电路结构示意图；

图2为传统一阶补偿带隙基准电压源原理示意图；

图3为本发明的电压基准源的电路原理示意图；

图4为本发明的电压基准源的电路结构示意图；

图5为本发明的电压基准源的不交叠控制信号逻辑示意图；

图6为本发明提供的电压基准源补偿原理示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明提出了一种新型的采用开关电容技术的带隙基准电压源，包括偏置电路、带隙基准核心电路、温度检测电路、开关电容电路和运算放大器，所述偏置电路产生的电流由电流镜镜像至带隙基准核心电路，所述带隙基准核心电路的输出端与开关电容电路的输入端连接，所述温度检测电路连接在带隙基准核心电路的一条支路上，所述运算放大器的同向输入端与开关电容电路的一个输出端连接、反向输入端与开关电容电路的另一个输出端连接、输出端与开关电容电路的一个输出端连接并作为电压基准源的输出端。

原理示意图如图3所示，包括有：偏置电路部分，给带隙基准核心电路提供偏置电流；带隙基准核心电路包括有第一电流源Ia、第二电流源Ib、第一PNP型双极晶体管Q1、第二PNP型双极晶体管Q2，温度检测电路，包括有第一开关K1、第二开关K2，第三电流源Ic、第四电流源Id，开关电容电路，包括第三开关K3、第四开关K4、第五开关K5、第六开关K6、第七开关K7、第八开关K8、第九开关K9、第十一开关K11，第一电容C1、第二电容C2、第三电容C3，运算放大器电路包括运放opamp，第十开关K10，第五电容C5，具体连接关系：第一电流源Ia、第二电流源Ib、第三电流源Ic、第四电流源Id一端接外部电源VDD，第一电流源Ia另一端接第一PNP型双极晶体管Q1的发射极，第一PNP型双极晶体管Q1为二极管连接方式，第一PNP型双极晶体管Q1基极和集电极均接地GND，第二电流源Ib另一端接第二PNP型双极晶体管Q2的发射极，第二PNP型双极晶体管Q2为二极管连接方式，第二PNP型双极晶体管Q2基极和集电极均接地GND，第三电流源Ic另一端接第一开关K1一端，第一开关K1另一端接第二PNP型双极晶体管Q2发射极，第四电流源Id另一端接第二开关K2一端，第二开关K2另一端同时也接第二PNP型双极晶体管Q2发射极，第三开关K3一端接第一PNP型双极晶体管Q1发射极，另一端接第一电容C1一端，第四开关K4一端接第二PNP型双极晶体管Q2发射极，另一端接第一电容C1另一端，第五开关K5一端接第一PNP型双极晶体管Q1发射极，另一端接第二电容C2一端，第六开关K6一端接第一电容C1一端、另一端接地GND，第七开关K7一端接电容第二电容C2一端，另一端接运算放大器opamp的同向输入端，第八开关K8一端接第一电容C1一端、另一端接运算放大器opamp的反向输入端，第十一开关K11一端接运算放大器opamp的同向输入端、另一端接地GND，第九开关K9一端接运算放大器opamp的反向输入端、另一端接运算放大器opamp的输出端，第三电容C3一端接运算放大器opamp的反向输入端、C3另一端接运算放大器opamp的输出端，第十开关K10一端接运算放大器opamp的输出端，另一端接基准输出端VREF，第五电容C5一端接基准输出端VREF，另一端接地GND。

下面通过实施例来详细说明本发明的工作原理：

实施例：

本例为根据本发明的上述原理的一种具体实施方式，在图3的基础上，所有的开关采用NMOSFET实现，如图4所示，所述偏置电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，所述带隙基准核心电路包括第五PMOS管P5、第六PMOS管P6、第一PNP型双极晶体管Q1和第二PNP型双击晶体管Q2，所述温度检测电路包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一NPN型双极晶体管Q3和第二NPN型双极晶体管Q4，所述开关电容电路包括第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第一电容C1、第二电容C2、第三电容C3、第一逻辑控制信号SW1、第二逻辑控制信号SW2和第三逻辑控制信号SW3，所述运算放大器包括第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第四电容C4和第五电容C5，

所述第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极、第六PMOS管P6的栅极、第七PMOS管P7的栅极、第八PMOS管P8的栅极、第十PMOS管P10的栅极、第十一PMOS管P11的栅极、第十三PMOS管P13的栅极和第十六PMOS管P16的栅极连接并与第二PMOS管P2的漏极和第三NMOS管N3的漏极连接，第一NMOS管N1的栅极与第一PMOS管P1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第三NMOS管N3的栅极、第四NMOS管N4的栅极和第三PMOS管P3的漏极连接，第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的漏极连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极与第四PMOS管P4的漏极连接，第五PMOS管P5的漏极、第九PMOS管P9的漏极、第十二PMOS管P12的漏极、第九NMOS管N9的源极和第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极和第二PNP型双击晶体管Q2的基极连接，第六PMOS管P6的漏极、第十NMOS管N10的漏极、第十二NMOS管N12的漏极和第二PNP型双击晶体管Q2的发射极连接，第七PMOS管P7的漏极、第一NPN型双极晶体管Q3的基极和第七NMOS管N7的漏极连接，第七NMOS管N7的栅极和第八NMOS管N8的栅极连接偏置电压Vbias，第八PMOS管P8的漏极连接第九PMOS管P9的源极，第九PMOS管P9的栅极连接第一NPN型双极晶体管Q3的集电极，第十PMOS管P10的漏极连接第二NPN型双极晶体管Q4的基极和第八NMOS管N8的漏极，第二NPN型双极晶体管Q4的集电极连接第十二PMOS管P12的栅极，第十二PMOS管P12的源极连接第十一PMOS管P11的漏极，第九NMOS管N9的漏极连接第一电容C1的一端和第十三NMOS管N13的漏极，第十NMOS管N10的源极连接第一电容C1的另一端和第十一NMOS管N11的源极，第十二NMOS管N12的源极连接第二电容C2的一端和第十五NMOS管N15的漏极，第十一NMOS管N11的漏极连接第十四NMOS管N14的源极、第三电容C3的一端和第十四PMOS管P14的栅极，第十四NMOS管N14的漏极和第三电容C3的另一端连接第十六PMOS管P16的漏极和第十七NMOS管N17的漏极、电容C4的一端和第二十NMOS管N20的漏极，第十四PMOS管P14的源极和第十五PMOS管P15的源极连接第十三PMOS管P13的漏极，第十五NMOS管N15的源极连接第十六NMOS管N16的漏极和第十五PMOS管P15的栅极，第十四PMOS管P14的漏极连接第十八NMOS管N18的栅极和第十九NMOS管N19的栅极，第十五PMOS管P15的漏极连接第四电容C4的另一端、第十九NMOS管N19的漏极和第二十NMOS管N20的栅极，第一逻辑控制信号SW1连接第九NMOS管N9的栅极、第十NMOS管N10的栅极、第十二NMOS管N12的栅极、第十四NMOS管N14的栅极和第十六NMOS管N16的栅极，第二逻辑控制信号SW2连接第十一NMOS管N11的栅极、第十三NMOS管N13的栅极和第十五NMOS管N15的栅极，第三逻辑控制信号SW3连接第十七NMOS管N17的栅极，第十七NMOS管N17的源极与第五电容C5的一端连接作电压基准源的输出端VREF，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十一PMOS管P11的源极、第十三PMOS管P13的源极和第十六PMOS管P16的源极均接电源VDD，第二NMOS管N2的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极、第十三NMOS管N12的源极、第十六NMOS管N16的源极、第十八NMOS管N18的源极、第十九NMOS管N19的源极、第二十NMOS管N20的源极、第一PNP型双极晶体管Q1的集电极、第二PNP型双极晶体管Q2的集电极、第一NPN型双极晶体管Q3的发射极、第二NPN型双极晶体管Q4的发射极和第五电容C5的另一端均接地GND。

本例中的第一逻辑控制信号Sw1、第二逻辑控制信号Sw2和第三逻辑控制信号Sw3的控制时序如图5所示，为了避免逻辑翻转时引入的偏差，Sw1、Sw2、Sw3三组控制信号均为不交叠信号。

本例的工作原理及流程为：

偏置电路部分产生后面基准所需的电流，并通过第五PMOS管P5和第六PMOS管P6组成的电流镜将电流镜像至后面的电路，第七NMOS管N7和第八NMOS管N8工作于线性区，相当于一线性电阻，线性电阻值表示为：R_ON=1/[μ_nC_OX(V_GS一V_T)]且在设计时设定第七NMOS管N7的宽长比小于第八NMOS管N8的宽长比，这样R_ON(M7)＞R_ON(M8)，从而电流检测电路中的第一NPN型双极晶体管Q3和第二NPN型双极晶体管Q4就可以在不同温度下开启，在不同温度下就会给第一PNP型双极晶体管Q1所在支路灌入不同的电流，V_PTAT便会随着温度变化而改变，更好的补偿V_BE的高阶温度项。

普通的带隙基准电压源在整个温度范围内只有一个零温度系数点，在本发明电路中，设定了三个零温度系数点，分布于低温阶段，中等温度阶段以及高温阶段，这样做的目的在于避免在低温阶段过度补偿而在高温阶段时补偿不够的情况。图6为本发明所提出的补偿原理示意图，在整个温度范围内，有三个零温度系数点，分别位于T1、T2、T3处。在低温度条件下，温度检测电路的两条支路均未开启，此时只需很小的正温度系数的V_PTAT与V_BE相叠加，得到较小温度系数的带隙基准电压，此时零温度系数点位于T1处，基准电压表示为：V_REF=V_BE2+k*V_TlnN_l，k为比例系数，该式与传统的带隙基准电压源一样；随着温度逐渐升高，第一NPN型双极晶体管Q3和第二NPN型双极晶体管Q4的基极-发射极电压减小，由前述分析的R_ON(M7)＞R_ON(M8)，可知当第七NMOS管N7上对应的电阻上的压降大于第一NPN型双极晶体管Q3的开启电压时，第八NMOS管N8对应的电阻上的压降还未达到第二NPN型双极晶体管Q4管的开启电压，所以第一NPN型双极晶体管Q3管先开启，第二NPN型双极晶体管Q4管未开启，第九PMOS管P9栅极电压为低电平，第九PMOS管P9开启，第十二PMOS管P12还未开启，此时第一PNP型双极晶体管Q1所在支路会灌入由第八PMOS管P8镜像的电流，此时基准电压源表达式为：V_REF=V_BE2+k*V_TlnN₂，N₂可表示为：N₂=N₁*(W/L)_P8/(W/L)_P5，由此可以看出，正温度系数变大，适当设定上述带隙基准电压源表达式中的参数，可以在温度T2处得到一零温度系数点；当温度进一步升高时，第二NPN型双极晶体管Q4也会开启，从而第十一PMOS管P11所在支路也会开启，该支路所镜像的电流也会灌入第一PNP型双极晶体管Q1所在支路，此时，带隙基准电压源表示为：V_REF=V_BE2+k*(V_TlnN₂+V_TlnN₃)，这里，N₂与前述相同，N₃表示为：N₃=N₁*(W/L)_P11/(W/L)_P5，正温度系数进一步增加，适当设定第十一PMOS管P11的宽长比，能够在高温范围内得到另一个零温度系数点T3。由此可看出，本发明在整个温度范围内有三个零温度系数点，没有引入高阶补偿，相对于传统的一阶带隙基准电压源，结构简单，明显提高了补偿效果。

开关电容电路工作主要分为两个阶段：初始阶段，第一逻辑控制信号Sw1为高电平时，第二逻辑控制信号Sw2为低电平，第三逻辑控制信号SW3为低电平，这时，运算放大器被连接成单位增益形式，第二电容C2被充电至V_BE1电位，存储电荷量为C2*V_BE2，第一电容C1充电，存储的电荷量为C1*(V_BE1-V_BE2)；等到下一时刻，第一逻辑控制信号Sw1为低电平时，第二逻辑控制信号Sw2为高电平，第三逻辑控制信号Sw3为高电平，此时，第一电容C1上的电荷全部转移至第三电容C3上，最终基准电压输出为：V_REF=V_BE2+[C1*(V_BE1-V_BE2)/C3]，改变通过第一PNP型双极晶体管Q1的电流，从而改变△V_BE值，在整个温度范围内，设定了三个零温度系数点，从而在不同温度范围内都能得到较好的补偿效果。

综上可以看出，相比较于传统的带隙基准电压源，本发明采用开关电容技术，避免了片上大电阻的使用，同时，温度检测电路在不同温度下会开启不同的支路，给带隙基准核心电路的一条支路灌入电流，从而达到改变PTAT电压的温度系数，在整个温度范围内，引入了三个零温度系数点，相比较于普通的一阶补偿电路，本发明提高了带隙基准电压源输出电压的精度，没有使用大电阻，也没有使用高阶温度补偿电路，电路结构简单，节省了版图面积，减小了成本。

Claims (2)

1.一种带隙基准电压源，其特征在于，包括偏置电路、带隙基准核心电路、温度检测电路、开关电容电路和运算放大器，所述偏置电路产生的电流由电流镜镜像至带隙基准核心电路，所述带隙基准核心电路的输出端与开关电容电路的输入端连接，所述温度检测电路连接在带隙基准核心电路的一条支路上，所述运算放大器的同向输入端与开关电容电路的一个输出端连接、反向输入端与开关电容电路的另一个输出端连接、输出端与开关电容电路的一个输出端连接并作为带隙基准电压源的输出端。

2.根据权利要求1所述的一种带隙基准电压源，其特征在于，所述偏置电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，

所述带隙基准核心电路包括第五PMOS管P5、第六PMOS管P6、第一PNP型双极晶体管Q1和第二PNP型双击晶体管Q2，

所述温度检测电路包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一NPN型双极晶体管Q3和第二NPN型双极晶体管Q4，

所述开关电容电路包括第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第一电容C1、第二电容C2、第三电容C3、第一逻辑控制信号SW1、第二逻辑控制信号SW2和第三逻辑控制信号SW3，

所述运算放大器包括第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第四电容C4和第五电容C5；其中，

第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极、第六PMOS管P6的栅极、第七PMOS管P7的栅极、第八PMOS管P8的栅极、第十PMOS管P10的栅极、第十一PMOS管P11的栅极、第十三PMOS管P13的栅极和第十六PMOS管P16的栅极连接并与第二PMOS管P2的漏极和第三NMOS管N3的漏极连接，第一NMOS管N1的栅极与第一PMOS管P1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的源极、第二NMOS管N2的漏极和第三NMOS管N3的源极连接，第三NMOS管N3的栅极、第四NMOS管N4的栅极和第三PMOS管P3的漏极连接，第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的漏极连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极与第四PMOS管P4的漏极连接，

第五PMOS管P5的漏极、第九PMOS管P9的漏极、第十二PMOS管P12的漏极、第九NMOS管N9的源极和第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极和第二PNP型双击晶体管Q2的基极连接，第六PMOS管P6的漏极、第十NMOS管N10的漏极、第十二NMOS管N12的漏极和第二PNP型双击晶体管Q2的发射极连接，

第七PMOS管P7的漏极、第一NPN型双极晶体管Q3的基极和第七NMOS管N7的漏极连接，第七NMOS管N7的栅极和第八NMOS管N8的栅极连接偏置电压Vbias，第八PMOS管P8的漏极连接第九PMOS管P9的源极，第九PMOS管P9的栅极连接第一NPN型双极晶体管Q3的集电极，第十PMOS管P10的漏极连接第二NPN型双极晶体管Q4的基极和第八NMOS管N8的漏极，第二NPN型双极晶体管Q4的集电极连接第十二PMOS管P12的栅极，第十二PMOS管P12的源极连接第十一PMOS管P11的漏极，第九NMOS管N9的漏极连接第一电容C1的一端和第十三NMOS管N13的漏极，第十NMOS管N10的源极连接第一电容C1的另一端和第十一NMOS管N11的源极，

第十二NMOS管N12的源极连接第二电容C2的一端和第十五NMOS管N15的漏极，第十一NMOS管N11的漏极连接第十四NMOS管N14的源极、第三电容C3的一端和第十四PMOS管P14的栅极，第十四NMOS管N14的漏极和第三电容C3的另一端连接第十六PMOS管P16的漏极和第十七NMOS管N17的漏极、电容C4的一端和第二十NMOS管N20的漏极，

第十四PMOS管P14的源极和第十五PMOS管P15的源极连接第十三PMOS管P13的漏极，第十五NMOS管N15的源极连接第十六NMOS管N16的漏极和第十五PMOS管P15的栅极，第十四PMOS管P14的漏极连接第十八NMOS管N18的栅极和第十九NMOS管N19的栅极，第十五PMOS管P15的漏极连接第四电容C4的另一端、第十九NMOS管N19的漏极和第二十NMOS管N20的栅极，

第一逻辑控制信号SW1连接第九NMOS管N9的栅极、第十NMOS管N10的栅极、第十二NMOS管N12的栅极、第十四NMOS管N14的栅极和第十六NMOS管N16的栅极，第二逻辑控制信号SW2连接第十一NMOS管N11的栅极、第十三NMOS管N13的栅极和第十五NMOS管N15的栅极，第三逻辑控制信号SW3连接第十七NMOS管N17的栅极，第十七NMOS管N17的源极与第五电容C5的一端连接作电压基准源的输出端VREF，

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十一PMOS管P11的源极、第十三PMOS管P13的源极和第十六PMOS管P16的源极均接电源VDD，

第二NMOS管N2的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极、第十三NMOS管N12的源极、第十六NMOS管N16的源极、第十八NMOS管N18的源极、第十九NMOS管N19的源极、第二十NMOS管N20的源极、第一PNP型双极晶体管Q1的集电极、第二PNP型双极晶体管Q2的集电极、第一NPN型双极晶体管Q3的发射极、第二NPN型双极晶体管Q4的发射极和第五电容C5的另一端均接地GND。

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