CN103401401B - 用于分离式大功率绝缘栅双极性晶体管的驱动电路 - Google Patents

Abstract

本发明涉及一种公开了一种用于分离式大功率绝缘栅双极性晶体管的驱动电路。它包括上下两组相同的支路，每条支路包括依次连接的驱动单元(1)、信号调理单元(3)、信号隔离单元(4)和拨码开关(5)；调理单元(3)的一端与被控绝缘栅双极性晶体管的集电极之间跨接有流保护单元(2)；两条支路的拨码开关(5)之间连接有死区时间调整单元(6)；信号隔离单元(4)采用数字光耦，以实现对与数字光耦的原边信号和副边信号的电气隔离；拨码开关(5)设置本发明的工作模式；死区时间调整单元(6)为本驱动电路工作在半桥电路模式时提供死区时间。本发明具有隔离电压高，传输速率快，工作模式设置灵活的优点，可用于高速驱动大功率绝缘栅双极性晶体管的工作。

Description

用于分离式大功率绝缘栅双极性晶体管的驱动电路

技术领域

本发明属于电子电路技术领域，特别涉及一种驱动电路，可用于分离式大功率绝缘栅双极性晶体管。

背景技术

20世纪80年代，绝缘栅双极性晶体管被研发成功，该绝缘栅双极性晶体管器件由于其功耗小，开关速度快，饱和压降低及耐高电压、大电流等优势，已经广泛应用于电能应用的场合。

从宏观上来看，绝缘栅双极性晶体管器件有栅极、集电极和发射极三个端口。通过对栅极和发射极之间施加高低电压，即栅极电压，可实现对绝缘栅双极性晶体管器件的控制。该栅极电压可由不同的驱动电路产生。

每种驱动电路必须具备的两个功能：一是实现控制电路和被驱动的绝缘栅双极性晶体管栅极的电隔离；二是提供适当的栅极驱动脉冲。

现有的绝缘栅双极性晶体管驱动电路形式主要有以下几种：

（1）由分立元件构成的绝缘栅双极性晶体管驱动电路。这种电路多采用脉冲变压器耦合，适用于中小功率变换设备，其存在结构简单，波形失真、容易振荡，抗干扰与抑制误触发能力低的缺点。

（2）传统光耦合驱动电路。由于传统光耦合器件的驱动电路具有线路简单、可靠性高、开关性能好的特点，在绝缘栅双极性晶体管驱动电路设计中被广泛采用。但是由于传统光耦合器件的隔离电压高，其信号传输速度会相应受到限制。因此传统光耦并不适合用于高速、高隔离电压的绝缘栅双极性晶体管驱动电路。

（3）厚膜驱动电路。这种驱动电路是在阻容元件和半导体技术的基础上发展起来的一种混合集成电路，它是利用厚膜技术在陶瓷基片上制作模式元件和连接导线，将驱动电路的各元件集成在一块陶瓷基片上，使之成为一个整体。但是由于厚膜集成电路制作完成之后就不能进行参数的调整，故其灵活性相差很多。

（4）专用集成驱动电路，这种电路是目前已开发的和应用的专用集成驱动电路，主要有IR公司、TI公司、三菱公司和瑞士的Concept等公司提供。可以驱动分立、半桥、全桥IGBT电路，且集成了过流、过压、低电压锁定等保护电路。但是由于这种专用集成驱动电路只能驱动集电极和发射极电压很低的绝缘栅双极性晶体管器件，比如IR公司的IR2130只可用于驱动电压不超过600V的IGBT，这就使得此类驱动电路不适合更大功率的IGBT应用电路。

发明内容

本发明目的在于针对上述已有驱动的缺点，提供一种可用于分离式大功率绝缘栅双极性晶体管的驱动电路，以提高驱动功率，实现对集电极和发射极电压大于4500V的绝缘栅双极性晶体管器件驱动，满足大功率高电压应用场合的需求。

为了实现上述目的，本发明的驱动电路包括：

上下两组完全相同的支路，每条支路包括绝缘栅双极性晶体管的栅极驱动单元、过流保护单元和信号调理单元，其特征在于：

每条支路还包括拨码开关单元和信号隔离单元，该拨码开关单元通过信号隔离单元与信号调理单元连接，用于设置本驱动电路的工作模式；该信号隔离单元采用新型的数字光耦，用于对微处理器输入控制信号V₁₁与后级电路进行电气隔离，并将微处理器输入的控制信号V₁₁传递到后级的信号调理单元；

两条支路的拨码开关之间连接有死区时间调整单元，用于在两个相位互补的控制信号之间***死区时间，防止由两个绝缘栅双极性晶体管组成的半桥电路上下桥臂同时导通的现象发生。

作为优选，本发明中的拨码开关，设有5个通道，其第2通道和第3通道的输入端共同连接微处理器输入的第一控制信号V₁₁，第2通道的输出端连接信号隔离单元的输入端，第3通道的输出端连接死区时间调整单元的的输入端信号V₁₅，第4通道的输入端连接死区时间调整单元的输出端信号V₁₆，第4通道的输出端连接信号隔离单元的输入端，第1通道和第5通道悬空。

作为优选，本发明中的信号隔离单元，包括数字光耦U1，两个限流电阻R1和R2；所述数字光耦U1，用于进行电气隔离，其原边输入端口A通过第一限流电阻R1与拨码开关的输出信号V₁₆连接，其副边输出端口B通过第二限流电阻R2与驱动电路输入电压VCC连接，并输出信号V₁₃给信号调理单元，其副边地端口C连接信号调理单元、过流保护单元和驱动单元之间的副边公共地，其原边地端口D连接输入信号V₁₂和死区时间调整单元之间的原边公共地。

作为优选，本发明中的死区时间调整单元，包括四个施密特与非门U3A、U3B、U3C和U3D，两个施密特非门U4A和U4B，两个电阻R3和R4，两个二极管D1和D2，两个电容C2和C3；

所述施密特与非门U3A，其两个输入端共同连接第一条支路的拨码开关的输出信号V₁₅和施密特与非门U3C的输入端E，其输出端通过二极管D1与施密特与非门U3D的输入端G连接；施施密特与非门U3C的输出端与施密特非门U4A的输入端连接，施密特非门U4A输出信号V₁₆；电阻R3和电容C2的公共端与二极管D1的阳极连接，组成充放电电路；

所述施密特与非门U3B，其两个输入端共同连接第二条支路的拨码开关的输出信号V₂₅和施密特与非门U3D的输入端H，其输出端通过二极管D2与施密特与非门U3C的输入端F连接；施施密特与非门U3D的输出端与施密特非门U4B的输入端连接，施密特非门U4B输出信号V₂₆；电阻R4和电容C3的公共端与二极管D2的阳极连接，组成充放电电路。

本发明与现有技术相比，具有以下优点：

1.本发明由于增设的信号隔离单元，其数字光耦在具有很高隔离电压特性的同时具有很高的信号传输特性，所以使得本驱动电路既可以工作在高隔离电压的场合，又可以工作在高信号传输速率的场合。

2.本发明由于增设有拨码开关，故可通过对信号传输通道的打开和关断，使得本驱动电路既可以工作在分别独立的驱动两只绝缘栅双极性晶体管的模式，又可以工作在驱动由两只绝缘栅双极性晶体管组成的半桥电路的模式。

3.本发明由于增设了死区时间调整单元，使得本驱动电路工作在驱动由两只绝缘栅双极性晶体管组成的半桥电路的模式时，能够由硬件为上下桥臂的控制信号提供可调节的死区时间，防止了上下桥臂同时导通的现象发生。

附图说明

图1是本发明整体结构框图；

图2是本发明中的死区时间调整单元原理图；

图3是本发明中的拨码开关的工作状态示意图；

图4是本发明中的信号隔离单元原理图；

图5是本发明中的信号调理单元原理图；

图6是本发明中的过流保护单元框图；

图7是本发明中的驱动单元原理图。

具体实施方式

以下结合附图及其实施例对本发明作进一步描述。

参照图1，本发明包括上下两组完全相同的支路，每条支路包括驱动单元1，过流保护单元2、信号调理单元3、信号隔离单元4和拨码开关5，两条支路的拨码开关之间连接有死区时间调整单元6。

第一支路的传输关系为：

拨码开关1-5，接收微处理器输入控制电压信号V₁₁，并将该电压信号V₁₂向输出给信号隔离单元1-4；

信号隔离单元1-4，用于输出与输入电压信号V₁₂相位相反的电压信号V₁₃给信号调理单元1-3，并对该输出信号V₁₃与接收的电压信号V₁₂电压信号进行电气隔离；

信号调理单元1-3，将其输入的电压信号V₁₃进行反相，输出电压信号V₁₄给驱动单元1-1，同时接收过流保护单元1-2的输出电压信号V₁₇，根据该电压信号V₁₇电平的高低，改变信号调理单元1-3输出电压信号V₁₄电平的高低，即当该电压信号V₁₇为低电平时，信号调理单元1-3输出至驱动单元1-1的电压信号V₁₄不受电压信号V₁₇影响，当电压信号V₁₇为高电平时，信号调理单元1-3输出至驱动单元1-1电压信号V₁₄为恒为低电平；

过流保护单元1-2，通过采集被控绝缘栅双极性晶体管T₁的集电极电压V₁，判断绝缘栅双极性晶体管T₁是否发生过流现象，若有过流现象发生，则输出至信号调理单元1-3的信号V₁₇为高电平，若无过流现象发生，则此信号为低电平；

驱动单元1-1，根据输入电压信号V₁₄的电平的高低，为被控绝缘栅双极性晶体管T₁的栅极G提供+15V的开启电压和-5V关断电压。

第二支路的传输关系为：

拨码开关2-5，接收微处理器输入控制电压信号V₂₁，并将该电压信号V₂₂向输出给信号隔离单元2-4；

信号隔离单元2-4，用于输出与输入电压信号V₂₂相位相反的电压信号V₂₃给信号调理单元2-3，并对该输出信号V₂₃与接收的电压信号V₂₂电压信号进行电气隔离；

信号调理单元2-3，将其输入的电压信号V₂₃进行反相，输出电压信号V₂₄给驱动单元2-1，同时接收过流保护单元2-2的输出电压信号V₂₇，根据该电压信号V₂₇电平的高低，改变信号调理单元2-3输出电压信号V₂₄电平的高低，即当该电压信号V₂₇为低电平时，信号调理单元2-3输出至驱动单元2-1的电压信号V₂₄不受电压信号V₂₇影响，当电压信号V₂₇为高电平时，信号调理单元2-3输出至驱动单元2-1电压信号V₂₄为恒为低电平；

过流保护单元2-2，通过采集被控绝缘栅双极性晶体管T₂的集电极电压V₂，判断绝缘栅双极性晶体管T₂是否发生过流现象，若有过流现象发生，则输出至信号调理单元2-3的信号V₂₇为高电平，若无过流现象发生，则此信号为低电平；

驱动单元2-1，根据输入电压信号V₂₄的电平的高低，为被控绝缘栅双极性晶体管T₂的栅极G提供+15V的开启电压和-5V关断电压。

所述死区时间调整单元6，用于接收第一支路拨码开关1-5的输入电压信号V₁₅和第二支路拨码开关2-5的输入电压信号V₂₅；当本驱动电路工作在驱动由两个绝缘栅双极性晶体管组成的半桥电路时，死区时间调整单元6在输入电压信号V₁₅和V₂₅之间***可调的死区时间，然后向第一支路的拨码开关1-5输出电压信号V₁₆，向第二支路的拨码开关2-5输出电压信号V₂₆；当本驱动电路工作在分别独立的驱动两路绝缘栅双极性晶体管的模式时，死区时间调整单元6不工作。

上述各单元的电路结构如下：

参照图2，所述死区时间调整单元6，包括四个施密特与非门U3A、U3B、U3C和U3D，两个施密特非门U4A和U4B，两个电阻R3和R4，两个二极管D1和D2，两个电容C2和C3；输入的控制信号死区时间的调节主要依靠图中的电阻R3、R4和电容C2、C3完成。

所述施密特与非门U3A，其两个输入端共同连接第一条支路的拨码开关的输出信号V₁₅和施密特与非门U3C的输入端E，其输出端通过二极管D1与施密特与非门U3D的输入端G连接；施施密特与非门U3C的输出端与施密特非门U4A的输入端连接，施密特非门U4A输出信号V₁₆；电阻R3和电容C2的公共端与二极管D1的阳极连接，组成充放电电路；

所述施密特与非门U3B，其两个输入端共同连接第二条支路的拨码开关的输出信号V₂₅和施密特与非门U3D的输入端H，其输出端通过二极管D2与施密特与非门U3C的输入端F连接；施施密特与非门U3D的输出端与施密特非门U4B的输入端连接，施密特非门U4B输出信号V₂₆；电阻R4和电容C3的公共端与二极管D2的阳极连接，组成充放电电路。

当第一支路的输入电压信号V₁₅由高电平变为低电平，第二支路的输入电压信号V₂₅由低电平变为高电平时，则施密特与非门U3A的输出由低电平变为高电平，施密特与非门U3B的输出高电平变为低电平，二极管D1反向截止，本驱动电路的输入电源VCC通过电阻R3对电容C2充电，二极管D2正向导通，电容C3通过二极管D2放电；此时，施密特与非门U3C的E端为低电平，当电容C3的端电压Vb放电到低电平时，施密特与非门U3C输出高电平，再经过施密特非门U4A反相后输出低电平的电压信号V₁₆，施密特与非门U3D的H端为高电平，当电容C2的端电压Va充电到高电平时，施密特与非门U3D为低电平，再经过施密特非门U4B反相后输出高电平的电压信号V₂₆；

当第一支路的输入电压信号V₁₅由低电平变为高电平，第二支路的输入电压信号V₂₅由高电平变为低电平时，则施密特与非门U3A的输出由高电平变为低电平，施密特与非门U3B的输出低电平变为高电平，二极管D1正向导通，电容C2通过二极管D1放电，二极管D2反向截止，本驱动电路的输入电源VCC通过电阻R4对电容C3充电；此时，施密特与非门U3C的E端为高电平，当电容C3的端电压Vb充电高电平时，施密特与非门U3C输出为低，再经过施密特非门U4A反相后输出高电平的电压信号V₁₆，施密特与非门U3D的H端为低电平，当电容C2的端电压Va放电到低电平时，施密特与非门U3D为高电平，再经过施密特非门U4B反相后输出低电平的电压信号V₂₆。

参照图3，所述拨码开关5，在两个支路里对称放置，且在第一支路里用SW1表示，在第二支路里用SW2表示。

该SW1设有5个通道，其第2通道和第3通道的输入端共同连接第一支路微处理器输入的控制电压信号V₁₁，第2通道的输出端连接信号隔离单元1-4的输入端，第3通道的输出端连接死区时间调整单元6的输入端信号V₁₅，第4通道的输入端连接死区时间调整单元6的输出端信号V₁₆，第4通道的输出端连接信号隔离单元1-4的输入端，第1通道和第5通道悬空；

该SW2设有5个通道，其第2通道和第3通道的输入端共同连接第二支路微处理器输入的控制电压信号V₂₁，第2通道的输出端连接信号隔离单元2-4的输入端，第3通道的输出端连接死区时间调整单元6的输入端信号V₂₅，第4通道的输入端连接死区时间调整单元6的输出端信号V₂₆，第4通道的输出端连接信号隔离单元2-4的输入端，第1通道和第5通道悬空；

通过SW1和SW2，设置整个驱动电路的工作模式，使得本驱动电路既能工作在分别独立的驱动两只绝缘栅双极性晶体管的模式，又能工作在驱动由两只绝缘栅双极性晶体管组成的半桥电路的模式；

如图3(a)所示，当SW1和SW2的第2通道的黑色部分同时处于“ON”位置时，所述通道处于打开状态；当SW1和SW2的第3通道和第4通道的黑色部分同时处于“OFF”位置时，所述通道处于关断状态；在这种情况下，本驱动电路工作在分别独立的驱动两路绝缘栅双极性晶体管的模式；此时，SW1的第2通道的输入电压信号V₁₁直接通过该通道向第一支路的信号隔离单元1-2输出电压信号V₁₂，SW2的第2通道的输入电压信号V₂₁直接通过该通道向第二支路的信号隔离单元2-2输出电压信号V₂₂；在此工作模式下，SW1输出到死区时间调整单元6的电压信号V₁₅和SW2输出到死区时间调整单元6的电压信号V₂₅不起作用；

如图3(b)所示，当SW1和SW2的第2通道的黑色部分同时处于“OFF”位置时，所述通道处于关断状态；当SW1和SW2的第3通道和第4通道的的黑色部分同时处于“ON”位置时，所述通道处于打开状态；在这种情况下，本驱动电路工作在驱动由两只绝缘栅双极性晶体管组成的半桥电路的模式；此时，第一支路的微处理器控制电压信号V₁₁通过SW1的第3通道向死区时间调整单元6输入电压信号V₁₅，第二支路的微处理器控制电压信号V₂₁通过SW2的第3通道向死区时间调整单元6输入电压信号V₂₅，这两个电压信号V₁₅和V₂₅通过死区时间调整单元6***一定死区时间后，分别向SW1和SW2输出电压信号V₁₆和V₂₆；第一支路的电压信号V₁₆通过SW1的第4通道向第一支路的信号隔离单元1-2输出电压信号V₁₂，第二支路的电压信号V₂₆通过SW2的第4通道向第二支路的信号隔离单元2-2输出电压信号V₂₂；

参照图4，信号隔离单元4由数字光耦U1、限流电阻R1和R2组成。其中：

第一支路的信号隔离单元1-4所包含的数字光耦U1，其原边输入端口A通过第一限流电阻R1与拨码开关1-5的输出信号V₁₆连接，其副边输出端口B通过第二限流电阻R2与驱动电路输入电压VCC连接，并输出信号V₁₃给信号调理单元1-3，其副边地端口C连接信号调理单元1-3、过流保护单元1-2和驱动单元1-1之间的副边公共地，其原边地端口D连接输入信号V₁₂和死区时间调整单元6之间的原边公共地。

当第一支路输入到信号隔离单元1-4的电压信号V₁₂为高电平时，该单元输出电压信号V₁₃为低电平，当电压信号V₁₂为低电平时，信号隔离单元1-4输出电压信号V₁₃为高电平，即信号隔离单元1-4的输入电压信号V₁₂和输出电压信号V₁₃相位相反；由于数字光耦U1原边公共地和副边公共地通过光进行隔离，实现了原边的电压信号V₁₂和副边的电压信号V₁₃的电气隔离，又由于拨码开关1-5的输入电压信号V₁₁、死区时间调整单元6的输入输出信号V₁₅、V₁₆与信号隔离单元1-4输入电压信号V₁₂的地相同，信号调理单元1-3的输出信号V₁₄、驱动单元1-1的输出信号V_1g、过流保护单元1-2输入输出电压信号V₁和V₁₇与信号隔离单元1-4输出电压信号V₁₃的地相同，进而实现了与数字光耦U1原边连接的各单元和与数字光耦U1副边连接的各单元之间的电气连接，即拨码开关1-5与信号调理单元1-3、驱动单元1-1和过流保护单元1-2之间的电气隔离，死区时间调整单元6与信号调理单元1-3、驱动单元1-1和过流保护单元1-2之间的电气隔离。

第二支路的信号隔离单元2-4所包含的数字光耦U1，其原边输入端口A通过第一限流电阻R1与拨码开关2-5的输出信号V₂₆连接，其副边输出端口B通过第二限流电阻R2与驱动电路输入电压VCC连接，并输出信号V₂₃给信号调理单元2-3，其副边地端口C连接信号调理单元2-3、过流保护单元2-2和驱动单元2-1之间的副边公共地，其原边地端口D连接输入信号V₂₂和死区时间调整单元6之间的原边公共地。

当第二支路输入到信号隔离单元2-4的电压信号V₂₂为高电平时，该单元输出电压信号V₂₃为低电平，当电压信号V₂₂为低电平时，信号隔离单元2-4输出的电压信号V₂₃为高电平，即信号隔离单元2-4的输入电压信号V₂₂与输出电压信号V₂₃相位相反；由于数字光耦U1的原边公共地与副边公共地通过光进行了隔离，因而实现了原边的电压信号V₂₂与副边的电压信号V₂₃的电气隔离，同时由于拨码开关2-5的输入电压信号V₂₁、死区时间调整单元6的输入V₂₅输出信号、输出信号V₂₆与信号隔离单元2-4输入电压信号V₂₂的地相同，信号调理单元2-3的输出信号V₂₄、驱动单元2-1的输出信号V_2g、过流保护单元2-2输入输出电压信号V₂和V₂₇与信号隔离单元2-4输出电压信号V₂₃的地相同，进而实现了与数字光耦U1原边连接的各单元和与数字光耦U1副边连接的各单元之间的电气连接，即拨码开关2-5与信号调理单元2-3、驱动单元2-1和过流保护单元2-2之间的电气隔离，死区时间调整单元6与信号调理单元2-3、驱动单元2-1和过流保护单元2-2之间的电气隔离。

参照图5，信号调理单元4由两个晶体管Q1、Q2，三个限流电阻R5、R6、R7、一个二极管D3和一个滤波电容C4组成。其中：

第一支路中信号调理单元1-3中的晶体管Q1，其基极连接信号隔离单元1-4的输出电压信号V₁₃，集电极通过限流电阻R6连接至驱动电路输入电压VCC，其发射极连接至副边公共地，晶体管Q1和限流电阻R6组成一个反相电路；述晶体管Q2，其基极连接过流保护单元1-2的输出电压信号V₁₇，其集电极通过限流电阻R5、R7连接到驱动电路输入电压VCC，其发射极连接至副边公共地，同时电阻R5和R7的公共端连接到二极管D3的负极，通过二极管D3连接至晶体管Q1的集电极，晶体管Q2与限流电阻R5、R7，二极管D3一起组成过流保护单元1-2输出电压信号V₁₇的响应电路；晶体管Q1的集电极上的信号V₁₄即为信号调理单元1-3的输出信号。

当晶体管Q1的基极电压信号V₁₃为低电平时，晶体管Q1截止，其集电极电压为高电平，即信号调理单元1-3输出信号V₁₄为高电平；当晶体管Q1的基极电压信号V₁₃为高电平时，晶体管Q1导通，其集电极电压为低电平，即信号调理单元1-3输出信号V₁₄为低电平；

当晶体管Q2的基极电压信号V₁₇为高电平时，晶体管Q2导通，其集电极电势被拉低，二极管D3正向导通，双极性晶体管Q1的集电极电压信号V₁₄的电平通过二极管D3被拉低，此时，晶体管Q1的集电极电压信号V₁₄不受晶体管Q1的基极输入电压信号V₁₃电平的高低的控制；当晶体管Q2的基极电压信号V₁₇为低电平时，晶体管Q2截止，二极管D3反向截止，此时晶体管Q1的集电极电压信号V₁₄不受晶体管Q2的基极电压信号V₁₃电平高低控制；电容C4的一端连接二极管D3的阴极，另一端接副边公共地，其作用是滤除驱动电路输入电源VCC的高频干扰。

第二支路中的信号调理单元2-3中的晶体管Q1，其基极连接信号隔离单元2-4的输出电压信号V₂₃，其集电极通过限流电阻R6连接至驱动电路输入电压VCC，其发射极连接至副边公共地，晶体管Q1和限流电阻R6组成一个反相电路；所述晶体管Q2，其基极连接过流保护单元2-2的输出电压信号V₂₇，其集电极通过限流电阻R5、R7连接到驱动电路输入电压VCC，其发射极连接至副边公共地，同时电阻R5和R7的公共端连接到二极管D3的负极，通过二极管D3连接至晶体管Q1的集电极，晶体管Q2与限流电阻R5、R7，二极管D3一起组成过流保护单元1-2输出电压信号V₂₇的响应电路；晶体管Q1的集电极上的信号V₂₄即为信号调理单元2-3的输出信号。

当晶体管Q1的基极电压信号V₂₃为低电平时，晶体管Q1截止，其集电极电压为高电平，即信号调理单元2-3输出信号V₂₄为高电平；当晶体管Q1的基极电压信号V₂₃为高电平时，晶体管Q1导通，其集电极电压为低电平，即信号调理单元2-3输出信号V₂₄为低电平；

当晶体管Q2的基极电压信号V₂₇为高电平时，晶体管Q2导通，其集电极电势被拉低，二极管D3正向导通，双极性晶体管Q1的集电极电压信号V₂₄的电平通过二极管D3被拉低，此时，晶体管Q1的集电极电压信号V₂₄不受晶体管Q1的基极输入电压信号V₂₃电平的高低控制；当晶体管Q2的基极电压信号V₂₇为低电平时，晶体管Q2截止，二极管D3反向截止，晶体管Q1的集电极电压信号V₂₄不受晶体管Q2的基极电压信号V₂₃电平的高低控制；电容C4的一端连接二极管D3的阴极，另一端接副边公共地，其作用是滤除驱动电路输入电源VCC的高频干扰。

参照图6，过流保护单元2通过采集被控的绝缘栅双极性晶体管的集电极电压判断被控的绝缘栅双极性晶体管是否发生过流现象。其中：

当第一支路外接的绝缘栅双极性晶体管T1正常导通进入饱和状态时，其集电极电压V₁≤3V，此时过流保护单元1-2向信号调理单元1-3输出的电压信号V₁₇为低电平，信号调理单元1-3不受该电压信号的影响；当该绝缘栅双极性晶体管T1导通但流经的电流超过绝缘栅双极性晶体管T1的额定电流时，绝缘栅双极性晶体管T1发生退饱和现象，其集电极电压V₁≥8V，此时过流保护单元1-2向信号调理单元1-3输出的电压信号V₁₇为高电平，信号调理单元1-3将输出至驱动单元1-1的电压信号V₁₄的电平强制拉低，驱动单元1-1向绝缘栅双极性晶体管T1的栅极输出-5V的关闭电压，绝缘栅双极性晶体管T1关断，防止大电流对其造成损坏。

当第二支路外接的绝缘栅双极性晶体管T2正常导通进入饱和状态时，其集电极电压V₂≤3V，此时过流保护单元2-2向信号调理单元2-3输出的电压信号V₂₇为低电平，信号调理单元2-3不受该电压信号的影响；当该绝缘栅双极性晶体管T2导通但流经的电流超过绝缘栅双极性晶体管T2的额定电流时，绝缘栅双极性晶体管T2发生退饱和现象，其集电极电压V₂≥8V，此时过流保护单元2-2向信号调理单元2-3输出的电压信号V₂₇为高电平，信号调理单元2-3将输出至驱动单元2-1的电压信号V₂₄的电平强制拉低，驱动单元2-1向绝缘栅双极性晶体管T2的栅极输出-5V的关闭电压，绝缘栅双极性晶体管T2关断，防止大电流对其造成损坏。

参照图7，驱动单元1由门极驱动芯片U2、晶体管Q3和Q4组成的推挽电路、5V稳压二极管D4、限流电阻R8和Rg、滤波电容C1组成。其中：

第一支路的驱动单元1-1所包含的门极驱动芯片U2的输入端I连接驱动单元1-1的输入电压信号V₁₄,其输出端K连接晶体管Q3和Q4的基极；门极驱动芯片U2的电源端V-接副边公共地，其电源端V+连接本驱动电路输入电压VCC，且经过滤波电容C1接副边公共地；组成推挽电路的晶体管Q3和Q4的基极公共端连接门极驱动芯片U2的输出端K，晶体管Q3的发射极和晶体管Q4的发射极的公共端通过限流电阻Rg连接绝缘栅双极性晶体管T1的栅极，晶体管Q3的集电极通过限流电阻R8和5V稳压二极管D4连接至晶体管Q4的集电极，且晶体管Q4的集电极和5V稳压二极管D4的公共端接副边公共地；限流电阻R8和5V稳压二极管D4的公共端连接绝缘栅双极性晶体管T1的发射极；

当门极驱动芯片U2的输入端I电压信号V₁₄为高电平时，其输出端K处电压为高电平，推挽电路中的晶体管Q3导通，晶体管Q4截止，本驱动电路输入电压VCC通过晶体管Q3、限流电阻Rg加载到绝缘栅双极性晶体管T1的栅极，此时绝缘栅双极性晶体管T1的栅极和发射极之间的电压为+15V，绝缘栅双极性晶体管T1处于导通状态；当门极驱动芯片U2的输入端I电压信号为低电平时，其输出端K处电压为低电平，推挽电路中的晶体管Q3截止，晶体管Q4导通，此时绝缘栅双极性晶体管T1的栅极的电压通过晶体管Q4和限流电阻Rg拉低至副边公共地，又因为5V稳压二极管D4的阴极电压为+5V，且其阴极连接到绝缘栅双极性晶体管T1的发射极，所以绝缘栅双极性晶体管T1的栅极和发射极之间的电压为-5V，绝缘栅双极性晶体管T1处于关断状态。

第二支路的驱动单元2-1所包含的门极驱动芯片U2的输入端I连接驱动单元2-1输入电压信号V₂₄,其输出端K连接晶体管Q3和Q4的基极；门极驱动芯片U2的电源端V-接副边公共地，其电源端V+连接本驱动电路输入电压VCC，且经过滤波电容C1接副边公共地；组成推挽电路的晶体管Q3和Q4的基极公共端连接门极驱动芯片U2的输出端K，晶体管Q3的发射极和晶体管Q4的发射极的公共端通过限流电阻Rg连接绝缘栅双极性晶体管T1的栅极，晶体管Q3的集电极通过限流电阻R8和5V稳压二极管D4连接至晶体管Q4的集电极，且晶体管Q4的集电极和5V稳压二极管D4的公共端接副边公共地；限流电阻R8和5V稳压二极管D4的公共端连接绝缘栅双极性晶体管T1的发射极；

当门极驱动芯片U2输入端I电的压信号V₂₄为高电平时，其输出端K处电压为高电平，推挽电路中的晶体管Q3导通，晶体管Q4截止，本驱动电路输入电压VCC通过晶体管Q3、限流电阻Rg加载到绝缘栅双极性晶体管T2的栅极，此时绝缘栅双极性晶体管T2的栅极和发射极之间的电压为+15V，绝缘栅双极性晶体管T2处于导通状态；当门极驱动芯片U2输入端I的电压信号为低电平时，其输出端K处电压为低电平，推挽电路中的晶体管Q3截止，晶体管Q4导通，此时绝缘栅双极性晶体管T2的栅极的电压通过晶体管Q4和限流电阻Rg拉低至副边公共地，又因为5V稳压二极管D4的阴极电压为+5V，且其阴极连接到绝缘栅双极性晶体管T2的发射极，所以绝缘栅双极性晶体管T1的栅极和发射极之间的电压为-5V，绝缘栅双极性晶体管T2处于关断状态。

以上仅是本发明的一个具体实例，不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解本发明内容和原理后，都不能背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (3)

1.一种用于分离式大功率绝缘栅双极性晶体管的驱动电路，包括上下两组完全相同的支路，每条支路包括绝缘栅双极性晶体管IGBT的栅极驱动单元(1)、过流保护单元(2)和信号调理单元(3)；信号调理单元(3)将其输入的电压信号V₁₃进行反相，输出电压信号V₁₄传输给驱动单元(1)，同时接收过流保护单元(2)的输出电压信号，根据该输出电压信号电平的高低，改变信号调理单元(3)输出电压信号电平的高低；驱动单元(1)，根据输入电压信号的电平的高低，为被控绝缘栅双极性晶体管T₁的栅极G提供+15V的开启电压和-5V关断电压，其特征在于：

每条支路还包括拨码开关(5)和信号隔离单元(4)，该拨码开关(5)通过信号隔离单元(4)与信号调理单元(3)连接，用于设置本驱动电路的工作模式；该信号隔离单元(4)采用数字光耦，用于对电压信号V₁₃和接收的电压信号V₁₂进行电气隔离，并将微处理器的输出控制信号V₁₁传递到后级的信号调理单元(3)；

两条支路的拨码开关(5)之间连接有死区时间调整单元(6)，用于在两个相位互补的控制信号之间***死区时间，防止由两个绝缘栅双极性晶体管组成的半桥电路上下桥臂同时导通的现象发生；

拨码开关(5)，设有5个通道，其第2通道和第3通道的输入端共同连接微处理器的输出控制信号，第2通道的输出端连接信号隔离单元(4)的输入端，第3通道的输出端连接死区时间调整单元的(6)的输入端信号V₁₅，第4通道的输入端连接死区时间调整单元(6)的输出端信号V₁₆，第4通道的输出端连接信号隔离单元(4)的输入端，第1通道和第5通道悬空。

2.根据权利要求1所述的驱动电路，其特征在于信号隔离单元(4)，包括数字光耦U1，两个限流电阻R1和R2；

所述数字光耦U1，用于进行电气隔离，其原边输入端口A通过第一限流电阻R1与拨码开关(5)的输出信号V₁₆连接，其副边输出端口B通过第二限流电阻R2与驱动电路输入电压VCC连接，并输出信号V₁₃给信号调理单元(3)，其副边地端口C连接信号调理单元(3)、过流保护单元(2)和驱动单元(1)之间的副边公共地，其原边地端口D连接输入信号V₁₂和死区时间调整单元(6)之间的原边公共地。

3.根据权利要求1所述的驱动电路，其特征在于死区时间调整单元(6)，包括四个施密特与非门U3A、U3B、U3C和U3D，两个施密特非门U4A和U4B，两个电阻R3和R4，两个二极管D1和D2，两个电容C2和C3；

第二二极管D2负极与第二施密特与非门U3B的输出端连接，正极与第三施密特与非门U3C的输入端F连接；第一二极管D1的负极与第一施密特与非门U3A的输出端连接，正极与第四施密特与非门U3D的输入端G连接；

第一施密特与非门U3A，其两个输入端共同连接第一条支路的拨码开关(5)的输出信号V₁₅和第三施密特与非门U3C的输入端E，其输出端通过第一二极管D1与第四施密特与非门U3D的输入端G连接；第三施密特与非门U3C的输出端与第一施密特非门U4A的输入端连接，第一施密特非门U4A输出信号V₁₆；电阻R3和电容C2的公共端与第一二极管D1的阳极连接，组成充放电电路；

第二施密特与非门U3B，其两个输入端共同连接第二条支路的拨码开关(5)的输出信号V₂₅和第四施密特与非门U3D的输入端H，其输出端通过第二二极管D2与第三施密特与非门U3C的输入端F连接；第四施密特与非门U3D的输出端与第二施密特非门U4B的输入端连接，第二施密特非门U4B输出信号V₂₆；电阻R4和电容C3的公共端与第二二极管D2的阳极连接，组成充放电电路。