CN103378127A

CN103378127A - 垂直沟道晶体管

Info

Publication number: CN103378127A
Application number: CN2012101075330A
Authority: CN
Inventors: 陈逸男; 徐文吉; 叶绍文; 刘献文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2013-10-30
Anticipated expiration: 2032-04-13
Also published as: CN103378127B

Abstract

本发明公开了一种垂直沟道晶体管，包括基底，包括至少一对相对设置的第一凹槽和第二凹槽；一埋入式位线，设置于第一凹槽的底部；第一源/漏极区，电连接于埋入式位线；第二源/漏极区，紧邻第一凹槽的顶部；一绝缘栅极导线，埋入第二凹槽的底部；一外延层，设置于第二凹槽内且紧邻于绝缘栅极导线；一扩散区，相对于外延层而设置，其中外延层和扩散区间夹有第一绝缘层；前栅极，位于基底的第一侧面上；及后栅极，位于基底相对于第一侧面的第二侧面上。

Description

垂直沟道晶体管

技术领域

本发明涉及一种半导体装置，特别是涉及一种具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管(FinFET)。

背景技术

具有埋入式位线的垂直鳍式场效晶体管因其精简化的中端工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。举例来说，在30纳米世代下，即需要具有半尺寸及浅沟槽隔离高宽比高于20的浅沟槽隔离区(STI)。由此可知，欲以氧化层填满的沟槽将成为缩减动态随机存取存储器尺寸的一大障碍。

具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gatetransistors，SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性。然而，由于工艺繁复，存储器阵列的阈值电压的稳定性却也随之明显降低，其中包含冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度。并且，在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(V_th)的改变也无法实施。

再者，动态随机存取存储器结合埋入式位线的垂直鳍式场效晶体管也面临不同挑战。例如，由浮体效应(floating body effect)驱动的寄生双极型晶体管，会在单元操作期间造成阵列阈值电压的不稳定。另外，因为撞击游离而于位线交界所产生的过渡载流子及本体堆积所产生的过渡载流子也会减少晶体管的阈值电压。随着漏电流增加，延迟情形也随之更严重。

因此，由上所述，产业上急需提供鳍式场效晶体管及其制造方法来解决上述问题。

发明内容

本发明提供了一种垂直沟道晶体管，以解决现有技术的垂直沟道晶体管产生的浮体效应的缺陷。

为解决上述问题，本发明提供了一种垂直沟道晶体管，包括基底，具有至少一对相对设置的第一凹槽和第二凹槽；一埋入式位线，设置于第一凹槽的底部；第一源/漏极区，电连接于埋入式位线；第二源/漏极区，紧邻第一凹槽的顶部；一绝缘栅极导线，埋入第二凹槽的底部；一外延层，设置于第二凹槽内且紧邻于绝缘栅极导线；一扩散区，相对于外延层而设置，其中外延层和扩散区间夹有第一绝缘层；前栅极，位于基底的第一侧面上；及后栅极，位于基底相对于第一侧面的第二侧面上。

与现有技术相比，本发明公开的垂直沟道晶体管包括具有偏压的扩散区。由于扩散区的导电型不同于第一源/漏极区与第二源/漏极区的导电型，所以可以构成分流导流路径(或载流子排除路径)，以疏导在晶体管操作期间于垂直沟道产生的累积空穴。

附图说明

图1是具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的示意图。

图2-5是具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的制造方法的剖面图。

其中，附图标记说明如下：

1 晶体管单元 10 基底

10c 第一凹槽 10d 第二凹槽

11 第一绝缘层 12 垫层

14 垫层 15 衬垫层

19 金属层 17’ 绝缘栅极导线

20 埋入式位线 21a 氧化层

21b 氧化层 22 金属底层

23 绝缘栅极结构 24 外延层

32 第一源/漏极区 33a 多晶硅层

33b 扩散区 34 第二源/漏极区

43 衬垫层 45 第二绝缘层

52 前栅极 54 后栅极

101 垂直沟道 x 方向

y 方向 z 方向

具体实施方式

虽然本发明以实施例揭示如下，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定为准，且为了不致使本发明的精神晦涩难懂，一些已知结构与工艺步骤的细节将不再于此揭示。

同样地，附图所表示为实施例中的装置示意图但并非用以限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分元件的尺寸可能放大呈现于图中。再者，多个实施例中所揭示相同的元件，将标示相同或相似的符号以使说明更容易且清晰。

本发明的实施例属于具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管，其埋入式位线具有4F2或是更小的单元区域，而特别适用于动态随机存取存储器。于此说明，本说明书所指的「水平」定义为平面，其与已知半导体基底的主要平面或表面平行，而不论及其方向。「垂直」是指垂直于「水平」的方向。其它像是「上」、「下」、「底部」、「顶部」、「侧面」、「高于」、「低于」等等皆是相较于水平面来定义。此外，在各优选实施例中，源极与漏极可互相交换。且，实施方式的「第一导电型」及「第二导电型」是用来描述不同材料间的相对导电型。举例来说，可以分别对应到N型及P型，然而，其也可以分别对应到P型以及N型。

图1是根据本发明的优选实施例所绘示的具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的示意图。为能清晰表示，图中省略一些例如栅极氧化层或沟槽绝缘层等绝缘层。如图1所示，在本优选实施例中，基底10，例如P型硅基底，具有两个镜像对称的垂直沟道、双栅极鳍式场效晶体管单元1。各个晶体管单元1包括至少一对相对设置的第一凹槽10c和第二凹槽10d。第一凹槽10c的底部埋入有一沿着参考座标x轴方向延伸的埋入式位线20，其电连接于基底10内的第一源/漏极区32。而沿着第一凹槽10c，相对应于第一源/漏极区32的另一端基底10中则设置有一第二源/漏极区34。第一源/漏极区32和第二源/漏极区34均是第一导电型，例如N型。因此，第一源/漏极区32和第二源/漏极区34间会有一条沿着参考座标Z轴方向延伸的垂直沟道101，让载流子可以在垂直沟道101流通。相对于第一沟槽10c，第二凹槽10d内则是设置有绝缘栅极结构23，其包括绝缘栅极导线17、多晶硅层33a及扩散区33b。其中，扩散区33b具有第二导电型，例如P型，其底面和顶面会包夹住所述第一源/漏极区32，并和所述第一源/漏极区32及所述第二源/漏极区34保持距离。特别的是，第一源/漏极区32和第二源/漏极区34的掺质浓度一定高于扩散区33b的掺质浓度。

另外，前栅极52位于基底10的第一侧面上；后栅极54位于基底10相对于第一侧面的第二侧面上。并且，前栅极52及后栅极54皆沿着参考座标y轴方向延伸，且其大体上与埋入式位线20垂直。在本优选实施例中，各第一凹槽10c具有3/4F的特征尺寸；各第二凹槽10d则具有1/2F特征尺寸；而垂直沟道101则是有1F的特征尺寸。如此各个晶体管单元占有的面积为4F²{＝[(3/4)F+1F+(1/2)F/2]×2F}。

下文接着仔细描述本发明垂直沟道、双栅极鳍式场效晶体管的制造方法。需要注意的是，下文只是本发明的其中一种具体实施方式，并不用来限定本发明。图2-5为根据本发明的优选实施例的具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的制造方法的剖面图。如图2所示，基底10中具有镜像对称的第一凹槽10c和第二凹槽10d。两相邻的第一凹槽10c间具有一层用以互相隔离的绝缘层，例如氧化层21a。氧化层21a会进一步延伸包覆各第一凹槽10c的底部及侧壁。在氧化层21a的隔离下，填满有金属层19的各第一凹槽10c便不会互相电连接。同样的，第二凹槽10d的内部填满有金属层19，且底部和侧壁同样被热氧化的氧化层21b包覆。然后，形成至少一层垫层12，例如氮化硅，覆盖基底10，而只暴露出位于第一凹槽10c的两侧的第二凹槽10d。接着进行一回蚀刻工艺，在垫层12阻挡下，使各第二凹槽10d内的金属层19回蚀刻到一预定厚度，而只剩底部的金属层17。接着，可选的，利用热氧化工艺或薄膜沉积工艺，例如化学气相沉积工艺(chemical vapordeposition，CVD)，形成衬垫层43以覆盖住第二凹槽10d的内壁。接着，利用另一沉积和回蚀刻工艺，于第二凹槽10d内形成一多晶硅层33a，其完整覆盖并电连接于金属层17。接着，可以再进行一P型掺杂工艺，例如硼掺杂工艺，使得多晶硅层33a内形成具有高掺质浓度的重掺杂区域。其中，基底10可包含硅基底、具有外延层的硅基底、包含埋入式绝缘层的绝缘层上覆硅基底、砷化镓(GaAs)基底、磷砷化镓基底(GaAsP)、磷化铟(InP)基底、砷铝镓(GaAlAs)基底或是磷镓铟基底，但本发明并不限于此，依据本发明的优选实施例，基底10可为P型硅质基底。而金属层19可包含钨、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银或金等，但不限于此。

在完成高掺质浓度的多晶硅层33a后，接着去除部分衬垫层43，并利用沉积和抛光工艺于第二凹槽10d内的外延层33a上形成一层第一绝缘层11，例如为氧化硅层，最后去除垫层12。如图3所示，形成一层垫层14，并在垫层14阻挡下，回蚀刻第一凹槽10c内的金属层19至一预定深度而形成一金属底层22。因此，第一凹槽10c的上部侧壁会被暴露出。接着，可选的，利用热氧化工艺或薄膜沉积工艺，形成衬垫层15以覆盖住第一凹槽10c的上部的内壁，并接着去除部分的氧化层21b。于是，部分基底10会从衬垫层15及金属底层22间暴露出，此暴露出的基底10可以定义出在后续工艺中外延层成长的区域。接着，进行一外延工艺，于暴露出于第一凹槽10c的基底10侧向形成一层外延层24，例如多晶硅，其可以完整覆盖住并电连接于金属底层22。外延层24可以再进行一第二导电型掺杂工艺，例如磷或砷的N型掺杂工艺，使得外延层24为重掺杂多晶硅层。至此，已经在各第一凹槽10c内形成一埋入式位线20，其包含两层：金属底层22以及多晶硅顶层24。

如图4所示，可选择地去除衬垫层15，再于第一凹槽10c内形成至少一层第二绝缘层45，例如为氧化硅层，其覆盖埋入式位线20。其工艺可例如以化学气相沉积工艺(chemical vapor deposition，CVD)沉积氧化硅于第一凹槽10c中，然后以化学机械抛光工艺(chemical mechanical polishing，CMP)移除多余的氧化硅。如此，第二绝缘层45大体上可和垫层14的顶面齐平。接着，再施行一热扩散工艺，使多晶硅顶层24和多晶硅层33a的杂质向外扩散至紧邻的基底10，而分别形成第一源/漏极区32和扩散区33b。其中，N第一源/漏极区32位于基底10并紧邻埋入式位线20，而且第一源/漏极区32与多晶硅顶层24接触。多晶硅层33a则和扩散区33b间夹有第一绝缘层43和氧化层21b。扩散区33b底面和顶面包夹住所述第一源/漏极区32且和第一源/漏极区32及所述第二源/漏极区34均保持距离。此外，扩散区33b的导电型相同于多晶硅层33a的导电型，例如P型。

如图5所示，移除垫层14并接着进行其它掺杂工艺以将N型杂质重掺杂入基底10的表面，以形成第二源/漏极区34。然后，再形成前栅极52及后栅极54。至此，第一源/漏极区32和第二源/漏极区34间会有一沿着参考座标z轴方向延伸的垂直沟道101以供载流子流通。并且，前栅极52以及后栅极54皆沿着参考座标y轴方向延伸，且大體上与埋入式位线20垂直。此外，绝缘栅极结构23则包括绝缘栅极导线17、多晶硅层33a及扩散区33b。绝缘栅极导线17设置于第二凹槽10d的底部且其上紧邻有一层多晶硅层33a，例如P+多晶硅层。在相对于多晶硅层33a的基底10内的扩散区33b则是借由热扩散形成的，且多晶硅层33a和所述扩散区33b间夹有第一绝缘层43。本发明的绝缘闸极导线17的顶面会低于所述埋入式位线20的顶面，且扩散区33b和第一源/漏极区32及第二源/漏极区34均保持距离。另外，扩散区33b的底面和顶面包夹住所述第一源/漏极区32。

本发明的特征在于绝缘栅极结构可以被施加一偏压，例如负偏压，使得扩散区能够绝缘两侧的垂直沟道、双栅极晶体管1。此外，扩散区可以构成分流导流路径(或载流子排除路径)，用以疏导在晶体管操作期间于垂直沟道101产生的累积空穴。所以在晶体管1的操作期间，在垂直沟道中发生显着的撞击游离且生成过多的空穴时，其可经由扩散区33b移动至下方的基底10而使本***能改变减缓。依据本发明的优选实施例，扩散区紧邻多晶硅层33a设置，其中多晶硅层33a的杂质向外扩散至邻近的垂直沟道101以形成扩散区33b。以此，本发明的优点在于：带有负电位的扩散区33b可以大幅提升寄生双极型晶体管的触发门槛并改善晶体管1的性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种垂直沟道晶体管，其特征在于，包括：

基底，包括至少一对相对设置的第一凹槽和第二凹槽；

埋入式位线，设置于所述第一凹槽的底部；

第一源/漏极区，电连接于所述埋入式位线；

第二源/漏极区，紧邻所述第一凹槽的顶部；

绝缘栅极导线，埋入所述第二凹槽的底部；

半导体层，设置于所述第二凹槽内并且紧邻于所述绝缘栅极导线；

相对于外延层而设置的扩散区，其中所述外延层和所述扩散区间夹有第一绝缘层；

前栅极，位于所述基底的第一侧面上；及

后栅极，位于所述基底相对于所述第一侧面的第二侧面上。

2.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述埋入式位线包括两层：金属底层和外延顶层。

3.根据权利要求2所述的垂直沟道晶体管，其特征在于，所述外延顶层电连接于所述第一源/漏极区。

4.根据权利要求2所述的垂直沟道晶体管，其特征在于，所述第一源/漏极区位于所述扩散区的底面和顶面间。

5.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述绝缘闸极导线的顶面低于所述埋入式位线的顶面。

6.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述绝缘栅极导线有一负电位。

7.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述半导体层是多晶硅层。

8.根据权利要求7所述的垂直沟道晶体管，其特征在于，所述半导体层是重掺杂多晶硅层。

9.根据权利要求1所述的垂直沟道晶体管，其特征在于，还包括第一绝缘层，位于所述半导体层上。

10.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述扩散区的底面和顶面包夹住所述第一源/漏极区。

11.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述扩散区和所述第一源/漏极区及所述第二源/漏极区均保持距离。

12.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述扩散区的导电型相同于所述外延层的导电型。

13.根据权利要求1所述的垂直沟道晶体管，其特征在于，所述扩散区的导电型不同于所述第一源/漏极区和所述第二源/漏极区的导电型。