CN103367193B - 栅氧化层陷阱密度及位置的测试方法及装置 - Google Patents

Abstract

本发明提供及一种栅氧化层陷阱密度及位置的测试方法及装置，涉及MOS器件质量、可靠性测试技术领域。本方法包括步骤：S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；S2、pn结正向偏置后，在栅极接入栅极直流扫描电压，按从负电压到正电压的方法进行扫描，使器件表面从积累状态变为弱反型状态；在扫描过程中对衬底端进行测量，得到衬底电流；S3、建立衬底电流与栅极直流扫描电压的第一I-V曲线；S4、对栅极施加一个固定电压，重复步骤S1～S3多次，得到多条第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。本发明能够测量出pn结的陷阱密度以及对陷阱的位置进行定位，进而对器件设计进行改进，来减少陷阱的产生。

Description

栅氧化层陷阱密度及位置的测试方法及装置

技术领域

本发明涉及MOS器件质量、可靠性测试技术领域，具体涉及一种栅氧化层陷阱密度及位置的测试方法及装置。

背景技术

随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路的设计和加工水平已经进入纳米MOS时代，栅氧化层作为MOS器件的核心，在MOS器件质量、可靠性评估方面具有举足轻重的作用，其中栅氧化层的界面陷阱密度是非常重要的指标之一。栅氧化层界面陷阱的产生使得器件迁移率下降，导致器件性能降低，因此，在工艺流程中对栅氧化层界面陷阱的监测是十分必要的。

常用的栅氧化层界面陷阱密度测试装置是氧化层电容结构或MOSFET（金氧半场效晶体管）器件，是一个包括栅极和衬底的两端电容器件结构，或者是一个包括源极、栅极、漏极和衬底的四端MOSFET器件结构。栅氧化层的界面陷阱密度的常规的测试方法是分别针对n型和p型MOS器件的栅氧化层测试装置进行测量。专利申请号为201110397002.5发明专利申请，提到了一种栅氧化层界面陷阱密度测试装置及测试方法，采用同一测试装置完成对n和p型MOS器件栅氧化层界面陷阱密度的测试。

但是上述测试方法，关注的指标仅限于n型和p型MOS器件的栅氧化层界面陷阱的密度，缺少对于界面附近陷阱的密度测试，特别是没有考虑到pn结的陷阱密度，以及pn结陷阱的位置分布情况。

发明内容

（一）解决的技术问题

针对现有技术的不足，本发明提供一种栅氧化层陷阱密度及位置 的测试方法及装置，能够测量出pn结的陷阱密度。

（二）技术方案

为实现以上目的，本发明通过以下技术方案予以实现：

一种栅氧化层陷阱密度及位置的测试方法，其特征在于，包括以下步骤：

S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；

S2、所述pn结正向偏置后，在栅极接入栅极直流扫描电压，按照从负电压到正电压的方法进行扫描，使器件表面从积累状态变换为弱反型状态；在所述栅极直流扫描电压扫描过程中对所述衬底端进行测量，得到衬底电流；

S3、建立所述衬底电流与所述栅极直流扫描电压的第一I-V曲线；

S4、对所述栅极施加一个固定电压，然后重复步骤S1～S3多次，得到多条所述衬底电流与所述栅极直流扫描电压第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。

优选的，步骤S4后还包含步骤S5，以所述栅极直流扫描电压的相同预订间隔，对步骤S3中的第一I-V曲线与步骤S4中的多条第二I-V曲线进行采样，获取曲线上的多个采样值，将多条第二I-V曲线采样值分别减去第一I-V曲线的采样值，得到多条所述衬底电流与所述栅极直流扫描电压的第三I-V曲线；根据第三I-V曲线得到所述衬底电流波峰位置，此波峰位置即为through-peak峰值位置，通过对through-peak峰值的测量，得到pn结的陷阱密度。

优选的，步骤S5后还包括步骤S6，通过所述衬底电流曲线底部高度和所述through-peak峰值的对应关系判断pn结陷阱的位置信息。

其中，判断pn结陷阱的位置信息方式为：若观测到的所述衬底电流底部高度变化明显，pn结陷阱大多集中于与器件表面的距离大于0.1um的区域内；若观测到的所述through-peak峰值的变化明显，pn结陷阱大多集中于与器件表面的距离小于0.1um的区域内。

优选的，步骤S1中接入的所述负电压在-0.2V～-0.5V之间。

优选的，步骤S2中的所述栅极直流扫描电压为-1.5V～0.5V之间。

优选的，步骤S4中的所述固定电压为5V。

本发明还提供了一种栅氧化层陷阱密度及位置测试装置，其特征在于，包括n型MOSFET及对应的p型栅氧化层电容，或者p型MOSFET及对应的n型栅氧化层电容；所述n型MOSFET与其对应的p型栅氧化层电容，以及p型MOSFET与其对应的n型栅氧化层电容交界处构成pn结；

其中，测试装置的一侧为n型MOSFET，其n+掺杂构成所述测试装置的源极，其p+掺杂以及p阱区构成所述测试装置的衬底，其栅极构成所述测试装置栅极的一部分；所述测试装置的另一侧为p型栅氧化层电容，其在n阱区的n+掺杂构成所述测试装置的漏极，其栅极构成所述测试装置栅极的另一部分；

或者，所述测试装置的一侧为p型MOSFET，其p+掺杂构成所述测试装置的源极，其n+掺杂以及n阱区构成所述测试装置的衬底，其栅极构成所述测试装置栅极的一部分；所述测试装置的另一侧为n型栅氧化层电容，其在p阱区的p+掺杂构成所述测试装置的漏极，其栅极构成所述测试装置栅极的另一部分。

（三）有益效果

本发明通过提供一种栅氧化层陷阱密度及位置的测试方法及装置，通过测量衬底电流与栅极直流扫描电压的关系，得到pn结的陷阱密度；进而作为对器件设计进行改进的指标，减少pn结陷阱的产生，降低因pn结陷阱导致器件性能降低的问题。

本发明通过测量得到的through-peak峰值，也得到pn结的陷阱密度；进而作为对器件设计进行改进的指标。

本发明通过测量衬底电流底部高度和through-peak峰值的关系，可在垂直方向上将靠近器件表面的pn结陷阱和远离器件表面的pn结陷阱区分开来，得到相关陷阱的位置分布情况，进而作为对器件设计进行改进的指标。

本发明可以在同一个装置上将n型栅氧化层界面陷阱、p型栅氧化层界面陷阱和界面附近的pn结陷阱这三种不同类型的陷阱区分开来，且将三种陷阱的分析都集中在同一个I-V曲线图中研究，由曲线的不同特性来得到相关陷阱的信息，非常简便直观。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中测试方法流程图；

图2为本发明实施例中测试方法另一流程图；

图3(a)与(b)为本发明一实施例中测试装置的两种结构示意图；

图4为本发明实施例中测试电路设置示意图；

图5为本发明实施例中随着应力时间增加而测试得到的衬底电流随扫描电压变化的第一与第二IV曲线示意图；

图6为本发明实施例中pn结陷阱密度与衬底电流底部高度之间关系的模拟结果的第一与第二IV曲线示意图；

图7为由第三I-V曲线得到through-peak峰值位置示意图；

图8为本发明实施例中pn结陷阱区域设置示意图；

图9为本发明实施例中陷阱区域Length参数对于through-peak和衬底电流底部高度的影响示意图；

图10为本发明实施例中陷阱区域Distance参数对于through-peak和衬底电流底部高度的影响的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

如图1所示，一种栅氧化层陷阱密度及位置的测试方法，包括以下步骤：

S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；

S2、所述pn结正向偏置后，在栅极接入栅极直流扫描电压，按照从负电压到正电压的方法进行扫描，使器件表面从积累状态变换为弱反型状态；在所述栅极直流扫描电压扫描过程中对所述衬底端进行测量，得到衬底电流；

S3、建立所述衬底电流与所述栅极直流扫描电压的第一I-V曲线；

S4、对所述栅极施加一个固定电压，然后重复步骤S1～S3多次，得到多条所述衬底电流与所述栅极直流扫描电压第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。

本发明实施例通过提供一种栅氧化层陷阱密度及位置的测试方法，通过测量衬底电流与栅极直流扫描电压的关系，得到pn结的陷阱密度；进而作为对器件设计进行改进的指标，以减少pn结陷阱的产生，降低因pn结陷阱导致器件性能降低的问题。

下面就本发明实施例的详细情况进行说明：

如图2所示，一种栅氧化层陷阱密度及位置的测试方法，包括以下步骤：

S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；

优选的，步骤S1中接入的所述负电压在-0.2V～-0.5V之间。

需要说明的是，当采用图3（a）中的装置时，在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；当采用图3（b）中的装置时，在源端和漏端接入正电压，衬底端接地，使pn结正向偏置； 

S2、所述pn结正向偏置后，在栅极接入栅极直流扫描电压，按照 从负电压到正电压的方法进行扫描，使器件表面从积累状态变换为弱反型状态；在所述栅极直流扫描电压扫描过程中对所述衬底端进行测量，得到衬底电流；

优选的，步骤S2中的所述栅极直流扫描电压为-1.5V～0.5V之间。

S3、建立所述衬底电流与所述栅极直流扫描电压的第一I-V曲线；

如图5所示，为随着应力时间增加而测试得到的衬底电流随栅极直流扫描电压的变化第一与第二I-V曲线示意图，最下面的一条为第一I-V曲线。

S4、对所述栅极施加一个固定电压，然后重复步骤S1～S3多次，得到多条所述衬底电流与所述栅极直流扫描电压第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。

优选的，步骤S4中的所述固定电压为5V。

如图6所示，为pn结陷阱密度与衬底电流底部高度之间关系的模拟结果的第一与第二I-V曲线示意图，最下面的一条为第一I-V曲线，余下的是多条第二I-V曲线。

S5、以所述栅极直流扫描电压的相同预订间隔，对步骤S3中的第一I-V曲线与步骤S4中的多条第二I-V曲线进行采样，获取曲线上的多个采样值，将多条第二I-V曲线采样值分别减去第一I-V曲线的采样值，得到多条所述衬底电流与所述栅极直流扫描电压的第三I-V曲线；根据第三I-V曲线得到所述衬底电流波峰位置，此波峰位置即为through-peak峰值位置，通过对through-peak峰值的测量，得到pn结的陷阱密度。

如图7所示，由第三I-V曲线得到through-peak峰值位置示意图。

S6、通过所述衬底电流曲线底部高度和所述through-peak峰值的对应关系判断pn结陷阱的位置信息。

如图8所示，在pn结界面设置一个陷阱区，陷阱区内填充了陷阱，陷阱区距器件表面的距离为Distance，陷阱区的长度为Length。当Distance和Length的数值改变时，模拟衬底电流和栅极直流扫描电压 的关系，以衬底电流底部高度和through-peak峰值的变化作为分析对象来获取pn结陷阱的位置信息。

分析情况如下：

1）当Distance=0，改变Length时，得到的模拟结果如图9所示。这说明当Length较小（小于0.1um时），即pn结陷阱位于表面附近时，Length的增加只会增加through-peak的峰值，并不改变衬底电流底部的高度；

2）当Length较大（大于0.1um时），随着Length的增加，衬底电流底部的高度会抬升，而through-peak会达到一个饱和值；

3）若固定Length，改变Distance，得到的模拟结果如图10所示。可以从中得到pn结陷阱所处深度与through-peak和衬底电流底部高度的关系。表面附近的pn结陷阱对于through-peak的贡献较大，而对衬底电流底部高度的贡献较小；远离表面的pn结陷阱对through-peak的贡献较小，而对衬底电流底部高度的贡献较大。

基于以上的分析，判断pn结陷阱的位置信息方式为：若观测到的所述衬底电流底部高度变化比例比所述through-peak峰值的变化比例高出预订门限值，pn结陷阱大多集中于与器件表面的距离大于0.1um的区域内；若观测到的所述through-peak峰值的变化比例比所述衬底电流底部高度变化比例高出预订门限值，pn结陷阱大多集中于与器件表面的距离小于0.1um的区域内。

所述预订门限值优选为10%。

本发明通过测量得到的through-peak峰值，也得到pn结的陷阱密度；进而作为对器件设计进行改进的指标。

本发明通过测量衬底电流底部高度和through-peak峰值的关系，可在垂直方向上将靠近器件表面的pn结陷阱和远离器件表面的pn结陷阱区分开来，得到相关陷阱的位置分布情况，进而作为对器件设计进行改进的指标。

实施例2：

一种栅氧化层陷阱密度及位置测试装置，其特征在于，包括n型MOSFET及对应的p型栅氧化层电容，或者p型MOSFET及对应的n型栅氧化层电容；所述n型MOSFET与其对应的p型栅氧化层电容，以及p型MOSFET与其对应的n型栅氧化层电容交界处构成pn结。

如图3（a）所示，以n型栅氧化层界面陷阱密度测试装置为例，n型测试装置的左侧是n型MOSFET器件部分，由n^＋、p-well和栅极构成本发明测试装置的源极、衬底和栅极，测试装置的右侧是p型栅氧化层电容部分，由n^＋、n-well和栅极构成本发明装置的漏极、衬底和栅极，其中栅极是共用的，这样就形成了一个同时包含了n和p型器件的栅氧化层界面陷阱密度测试装置。其中，Ln和Lp分别表示测试装置中n型和p型部分的长度，与栅氧化层界面陷阱数量成正比。在栅氧化层界面陷阱密度测试中，Ln和Lp应大于等于栅极制造工艺所允许的最短沟道长度，而测试装置中n型或p型部分的沟道宽度为固定值。同样的，p型栅氧化层界面陷阱密度测试装置具有类似的设计，如图3（b）所示。

在进行栅氧化层界面陷阱密度测试时，需要在源、漏端和衬底之间施加正向偏置，电压的绝对值在0.2～0.5V之间，栅极电压从器件积累扫描到器件弱反型，不能超过电源电压，以免造成对栅氧化层的高压损伤，在栅电压扫描过程中，同时测量衬底电流，装置测试电路如图4所示。

利用本发明实施例的测试装置，根据复合中心理论，当栅极电压使得栅氧化层界面处的电子和空穴浓度相等时，栅氧化层界面陷阱作为复合中心而产生的复合电流最大，即在衬底电流上呈现出峰值特性，如图5所示。其中衬底电流的峰值可以表示为：

${\mathrm{\ΔI}}_{\mathrm{sub}}=\frac{1}{2}q{n}_i{\mathrm{\σv}}_{\mathrm{th}}{N}_{\mathrm{it}}\mathrm{Aexp}\left(\frac{q\left|V_f\right|}{2K_{B}T}\right)$

其中，A为所测界面陷阱的面积，σ为界面陷阱的俘获截面，v_th为热运动速度，V_f为源漏端对衬底的正向偏置电压，K_B为玻尔兹曼常数，T为开尔文温度，N_it为界面陷阱密度，q为电子电量，n_i是本征半导体浓度。因此，衬底电流的峰值与正向偏置电压和1/T成指数关系。由于n-well和p-well的类型相反，所以衬底电流出现峰值的位置不同，在栅电压扫描范围内，衬底电流出现的两个峰值分别对应了测试装置中n型和p型部分，因此也实现了同时测量n和p型MOS器件栅氧化层界面陷阱密度的目的。

总的来说，本发明实施例通过提供一种栅氧化层界面及其附近陷阱密度及位置的测试方法及装置，通过测量衬底电流与栅极直流扫描电压的关系，得到pn结的陷阱密度；进而作为对器件设计进行改进的指标，减少pn结陷阱的产生，降低因pn结陷阱导致器件性能降低的问题。

本发明实施例通过测量得到的through-peak峰值，也得到pn结的陷阱密度；进而作为对器件设计进行改进的指标。

本发明实施例通过测量衬底电流底部高度和through-peak峰值的关系，可在垂直方向上将靠近器件表面的pn结陷阱和远离器件表面的pn结陷阱区分开来，得到相关陷阱的位置分布情况，进而作为对器件设计进行改进的指标。

本发明实施例可以在同一个装置上将n型栅氧化层界面陷阱、p型栅氧化层界面陷阱和界面附近的pn结陷阱这三种不同类型的陷阱区分开来，且将三种陷阱的分析都集中在同一个I-V曲线图中研究，由曲线的不同特性来得到相关陷阱的信息，非常简便直观。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅 包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种栅氧化层陷阱密度及位置的测试方法，其特征在于，包括以下步骤：

S1、在源端和漏端接入负电压，衬底端接地，使pn结正向偏置；

S2、所述pn结正向偏置后，在栅极接入栅极直流扫描电压，按照从负电压到正电压的方法进行扫描，使器件表面从积累状态变换为弱反型状态；在所述栅极直流扫描电压扫描过程中对所述衬底端进行测量，得到衬底电流；

S3、建立所述衬底电流与所述栅极直流扫描电压的第一I-V曲线；

S4、对所述栅极施加一个固定电压，然后重复步骤S1～S3多次，得到多条所述衬底电流与所述栅极直流扫描电压第二I-V曲线；通过对多条第二I-V曲线底部高度的测量，得到pn结的陷阱密度。

2.如权利要求1所述的测试方法，其特征在于，步骤S4后还包含步骤S5，以所述栅极直流扫描电压的相同预订间隔，对步骤S3中的第一I-V曲线与步骤S4中的多条第二I-V曲线进行采样，获取曲线上的多个采样值，将多条第二I-V曲线采样值分别减去第一I-V曲线的采样值，得到多条所述衬底电流与所述栅极直流扫描电压的第三I-V曲线；根据第三I-V曲线得到所述衬底电流波峰位置，此波峰位置即为through-peak峰值位置，通过对through-peak峰值的测量，得到pn结的陷阱密度。

3.如权利要求2所述的测试方法，其特征在于，步骤S5后还包括步骤S6，通过所述衬底电流曲线底部高度和所述through-peak峰值的对应关系判断pn结陷阱的位置信息。

4.如权利要求3所述的测试方法，其特征在于，判断pn结陷阱的位置信息方式为：若观测到的所述衬底电流底部高度变化比例比所述through-peak峰值的变化比例高出预订门限值，pn结陷阱大多集中于与器件表面的距离大于0.1um的区域内；若观测到的所述through-peak峰值的变化比例比所述衬底电流底部高度变化比例高出预订门限值，pn结陷阱大多集中于与器件表面的距离小于0.1um的区域内。

5.如权利要求4所述的测试方法，其特征在于，预订门限值为10％。

6.如权利要求1所述的测试方法，其特征在于，步骤S1中接入的所述负电压在-0.2V～-0.5V之间。

7.如权利要求1所述的测试方法，其特征在于，步骤S2中的所述栅极直流扫描电压为-1.5V～0.5V之间。

8.如权利要求1所述的测试方法，其特征在于，步骤S4中的所述固定电压为5V。