CN103324785B

CN103324785B - 一种模加法器

Info

Publication number: CN103324785B
Application number: CN201310213400.6A
Authority: CN
Inventors: 李磊; 周璐; 周婉婷; 尹鹏胜; 赵英旭
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2013-05-31
Filing date: 2013-05-31
Publication date: 2016-04-06
Anticipated expiration: 2033-05-31
Also published as: CN103324785A

Abstract

本发明公开了一种模(2ⁿ-2^k+1)加法器，包括：n位HA1阵列，n+1位HA2阵列，n-k位HA2阵列，n-k位LF前缀结构，k位LF前缀结构，n-k位CA1阵列，第一或门，第二或门，第一与门，1位反相器，n-k-2位或阵列，n-k-2位CA2阵列，第一异或门，CA2处理模块，k位CA1阵列和n位异或阵列。本发明的加法器基于LF前缀结构，并采用提前减1处理和进位修正的方法，减少了模(2ⁿ-2^k+1)加法器的耗费资源，减小了所需的硬件逻辑和延时，并提高了运算速度。

Description

一种模加法器

技术领域

本发明属于计算机和集成电路领域，尤其涉及一种高速加法器的设计。

背景技术

在介绍加法器之前，先对余数***(RNS，ResidueNumberSystems)做一说明。余数***RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征***。由{m₁,m₂,…,m_L}组成的L个余数基，整数X，0≤X<M，其中M＝m₁×m₂×…×m_L，在RNS***中有唯一的表示方式为X＝{x₁,x₂,…,x_L}，其中表示X对于模m_i的余数。在余数***中两个操作数进行操作，操作符为Θ，可以定义为：

{z₁,z₂,…,z_L}＝{x₁,x₂,…,x_L}Θ{y₁,y₂,…,y_L}，其中这里Θ可以是模加法，模减法或模乘法。在余数***中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。

在余数***中，{2ⁿ,2ⁿ-1,2ⁿ+1,2ⁿ-2^k+1,2ⁿ-2^k-1}对于动态范围较大的数据处理是非常重要的运算通道，得到了广泛的应用，并提供了有效的电路。由此可见，对于模(2ⁿ-2^k+1)加法器的研究是非常有意义的。现有的结构一般是采用文献A.A.Hiasat,“High-SpeedandReduced-AreaModularAdderStructuresforRNS”,IEEETrans.Computers,vol.51,no.1,pp.84-89,Jan.2002.中的设计方法来设计模(2ⁿ-2^k+1)加法器，该方法的缺点是使用了级的与逻辑树和或逻辑树来产生进位，造成消耗的硬件资源和延时都很大。

发明内容

本发明的目的是为了解决现有的面向模(2ⁿ-2^k+1)加法器耗费资源，速度较低的问题，提出了一种模(2ⁿ-2^k+1)加法器。

本发明的技术方案是：一种模(2ⁿ-2^k+1)加法器，包括：n位HA1阵列，n+1位HA2阵列，n-k位HA2阵列，n-k位LF(LadnerandFischer)前缀结构，k位LF前缀结构，n-k位CA1阵列，第一或门，第二或门，第一与门，1位反相器，n-k-2位或阵列，n-k-2位CA2阵列，第一异或门，CA2处理模块，k位CA1阵列和n位异或阵列；

所述n位HA1阵列由n个HA1模块并列组成，所述HA1模块包括一个或门和一个同或门，所述或门的第一输入端和所述同或门的第一输入端连接在一起作为所述HA1模块的第一输入端；所述或门的第二输入端和所述同或门的第二输入端连接在一起作为所述HA1模块的第二输入端；所述或门的输出端作为所述HA1模块的第一输出端，所述同或门的输出端作为所述HA1模块的第二输出端；n个HA1模块的n个第一输出端作为所述n位HA1阵列的第一组输出端，n个HA1模块的n个第二输出端作为所述n位HA1阵列的第二组输出端；

所述n+1位HA2阵列由n+1个HA2模块并列组成，所述n-k位HA2阵列由n-k个HA2模块并列组成，所述HA2模块包括一个与门和一个异或门，所述与门的第一输入端和所述异或门的第一输入端连接在一起作为所述HA2模块的第一输入端；所述与门的第二输入端和所述异或门的第二输入端连接在一起作为所述HA2模块的第二输入端；所述与门的输出端作为所述HA2模块的第一输出端，所述异或门的输出端作为所述HA2模块的第二输出端；n+1个HA2模块的n+1个第一输出端作为所述n+1位HA2阵列的第一组输出端，n+1个HA2模块的n+1个第二输出端作为所述n+1位HA2阵列的第二组输出端；n-k个HA2模块的n-k个第一输出端作为所述n-k位HA2阵列的第一组输出端，n-k个HA2模块的n-k个第二输出端作为所述n-k位HA2阵列的第二组输出端；

所述n-k位CA1阵列由n-k个CA1模块并列组成，所述k位CA1阵列由k个CA1模块并列组成；所述CA1模块包括一与门和一或门，其中，所述或门的一个输入端作为所述CA1模块的第一输入端，所述与门的两个输入端分别作为所述CA1模块的第二输入端和第三输入端；所述与门的输出端与所述或门的另一个输入端相连接；所述或门的输出端作为所述CA1模块的输出端；n-k个CA1模块的n-k个第一输入端、第二输入端和第三输入端分别作为所述n-k位CA1阵列的第一组输入端、第二组输入端和第三组输入端；k个CA1模块的k个第一输入端、第二输入端和第三输入端分别作为所述k位CA1阵列的第一组输入端、第二组输入端和第三组输入端；

所述n-k-2位CA2阵列由n-k-2个CA2模块并列组成，所述CA2模块包括一与门和一或门，其中，所述与门的一个输入端作为所述CA2模块的第一输入端，所述或门的两个输入端分别作为所述CA2模块的第二输入端和第三输入端；所述或门的输出端与所述与门的另一个输入端相连接；所述与门的输出端作为所述CA2模块的输出端；n-k-2个CA2模块的n-k-2个第一输入端、第二输入端和第三输入端分别作为所述n-k-2位CA2阵列的第一组输入端、第二组输入端和第三组输入端；

设A和B为所述模(2ⁿ-2^k+1)加法器的输入，共有n位，分别为[n-1:0]，Y为所述模(2ⁿ-2^k+1)加法器的输出，共有n位，为[n-1:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述n位HA1阵列的两个输入端分别用于输入所述模(2ⁿ-2^k+1)加法器的两个输入A和B，所述n位HA1阵列的第一组输出端输出为g'[n-1:0]，第二组输出端输出为p'[n-1:0]；

所述n+1位HA2阵列的两个输入端分别用于输入所述n位HA1阵列输出g'[n-1:0]的对应位组合g'[n-1:0]#0以及所述n位HA1阵列输出p'[n-1:0]的对应位组合0#p'[n-1:0]；所述n+1位HA2阵列的第一组输出端输出为g”[n:0]，第二组输出端输出为p”[n:0]；

所述n-k位HA2阵列的两个输入端分别用于输入所述n+1位HA2阵列输出g”[n:0]的对应位g”[n-1:k]以及所述n+1位HA2阵列异输出p”[n:0]的对应位p”[n:k+1]；所述n-k位HA2阵列的第一组输出端输出为g”'[n:k+1]，第二组输出端输出为p”'[n:k+1]；

所述n-k位LF前缀结构的两个输入端分别用于输入所述n-k位HA2阵列的输出g”'[n:k+1]以及所述n-k位HA2阵列的输出p”'[n:k+1]，所述n-k位LF前缀结构的进位生成组输出为G[n:k+1]，传播组输出为P[n:k+1]；

所述k位LF前缀结构的两个输入端分别用于输入所述n+1位HA2阵列输出g”[n:0]的对应位g”[k-1:0]以及所述n+1位HA2阵列输出p”[n:0]的对应为p”[k-1:0]；所述k位LF前缀结构的进位生成组输出为G[k-1:0]，传播组输出为P[k-1:0]；

所述第一或门的两个输入端分别用于输入所述n+1位HA2阵列输出p”[n:0]的对应位p”[k]以及所述k位LF前缀结构输出G[k-1:0]的对应位G[k-1]；所述第一或门的输出为c1[k+1]；

所述第二或门的两个输入端分别用于输入所述k位LF前缀结构输出G[k-1:0]的对应位G[k-1]以及所述k位LF前缀结构输出P[k-1:0]的对应位P[k-1]；所述第二或门的输出为c0[k]；

所述第一与门的两个输入端分别用于输入所述n+1位HA2阵列输出p”[n:0]的对应位p”[k]和所述第二或门输出c0[k]；所述第一与门的输出为z1；

所述1位反相器的输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]；所述1位反相器的输出为c[0]；

所述n-k-2位或阵列的两个输入端分别用于输入所述n-k位LF前缀结构输出G[n:k+1]的对应位G[n-2:k+1]和所述第一与门输出z1的对应连接位所述n-k-2位或阵列的输出为z2[n-2:k+1]；

所述n-k位CA1阵列的第一组输入端用于输入所述n-k位LF前缀结构输出G[n:k+1]，第二组输入端用于输入所述n-k位LF前缀结构输出P[n:k+1]，第三组输入端用于输入所述第一或门输出c1[k+1]的对应连接所述n-k位CA1阵列的输出为c1[n+1:k+2]；

所述n-k-2位CA2阵列的第一组输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n-1:k+2]，第二组输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]的对应连接位第三组输入端用于所述n-k-2位或阵列的输出z2[n-2:k+1]；所述n-k-2位CA2阵列的输出为c[n-1:k+2]；

所述第一异或门的两个输入端分别用于输入和所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]和所述n+1位HA2阵列输出p”[n:0]的对应位p”[k]；所述第一异或门的输出为p”'[k]；

所述CA2处理模块的第一输入端用于输入所述第一或门的输出c1[k+1]，第二输入端用于第一与门的输出z1，第三输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]；所述CA2处理模块的输出为c[k+1]；

所述k位CA1阵列的第一组输入端用于输入所述k位LF前缀结构输出G[k-1:0]，第二组输入端用于所述k位LF前缀结构输出P[k-1:0]，第三组输入端用于所述1位反相器的输出c[0]的对应连接位所述k位CA1阵列的输出为c[k:1]；

所述n位异或阵列的两个输入端分别用于输入所述1位反相器输出c[0]、所述k位CA1阵列输出c[k:1]、CA2处理模块输出c[k+1]、所述n-k-2位CA2阵列输出c[n-1:k+2]四项的对应的连接位c[n-1:0]以及所述n-k位HA2阵列的异或门组输出p”'[n:k+1]的对应位p”'[n-1:k+1]、所述n+1位HA2阵列异或门组输出p”[n:0]的对应位p”[k-1:0]、所述第一异或门的输出p”'[k]三项对应的连接位p”'[n-1:k+1]#p”'[k]#p”[k-1:0]；所述n位异或阵列的输出为所述模(2ⁿ-2^k+1)加法器的输出Y。

本发明的有益效果：本发明的模(2ⁿ-2^k+1)加法器基于LF(LadnerandFischer)前缀结构，并采用提前减1处理和进位修正的方法，减少了模(2ⁿ-2^k+1)加法器的耗费资源，减小了所需的硬件逻辑和延时，并提高了运算速度。

附图说明

图1是HA1、HA2、CA1及CA2四个模块的结构示意图；

图2是本发明的实施例的模(2ⁿ-2^k+1)加法器结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

在介绍本发明之前，先对图1中的四个模块一一说明。

HA1模块：a和b为HA1的两输入端，s1和s2为HA1的输出端，其中，11为或门，12为同或门，a和b为11的输入，s1为11的输出；a和b为12的输入，s2为12的输出。

HA2模块：a和b为HA2的两输入端，s1和s2为HA2的输出端，其中，21为与门，22为异或门，a和b为21的输入，s1为21的输出；a和b为22的输入，s2为22的输出。

CA1模块：a、b和c为CA1的三个输入端，s1为CA1的输出端，其中，31为与门，32为或门，b和c为31的输入，d为31的输出；a和d为32的输入，s1为32的输出。

CA2模块：a、b和c为CA2的三个输入端，s1为CA2的输出端，其中，41为或门，42为与门，b和c为41的输入，d为41的输出；a和d为42的输入，s1为42的输出。

本发明的模(2ⁿ-2^k+1)加法器的结构如图2所示，其中，1为n位HA1阵列，2为n+1位HA2阵列，3为n-k位HA2阵列，4为n-k位LF前缀结构，5为k位LF前缀结构，6为第一或门，7为第二或门，8为n-k位CA1阵列，9为第一与门，10为1位反相器，11为n-k-2位或阵列，12为n-k-2位CA2阵列，13为第一异或门，14为CA2处理模块，15为k为CA1阵列，16为n位异或阵列，A[n:0]和B[n:0]为1的输入，p'[n-1:0]和g'[n-1:1]为1的输出；0#p'[n-1:0]和g'[n-1:0]#0为2的输入，p”[n:0]和g”[n:0]为2的输出；g”[n:k+1]和p”[n:k+1]为3的输入，p”'[n:k+1]和g”'[n:k+1]为3的输出；p”'[n:k+1]和g”'[n:k+1]是4的输入，G[n:k+1]和P[n:k+1]是4的输出；p”[k-1:0]和g”[k-1:1]#0为5的输入，G[k-1:0]和P[k-1:0]为5的输出；p”[k]和G[k-1]为6的输入，c1[k+1]为6的输出；G[k-1]和P[k-1]为7的输入，c0[k]为7的输出；G[n:k+1]，P[n:k+1]和为8的输入，c1[n+1:k+2]为8的输出；p”[k]和c0[k]为9的输入，z1为9的输出；c1[n+1]为10的输入，c[0]为10的输出；G[n-2:k+1]和为11的输入，z2[n-2:k+1]为11的输出；c1[n-1:k+2]，z2[n-2:k+1]和为12的输入，c[n-1:k+2]为12的输出；c1[n+1]和p”[k]为13的输入，p”'[k]为13的输出；c1[n+1]、z1和c1[k+1]为14的输入，c[k+1]为14的输出；G[k-1:0]，P[k-1:0]和为15的输入，c[k:1]为15的输出；c[n-1:0]和p”'[n-1:k+1]#p”'[k]#p”[k-1:0]为16的输入，Y[n-1:0]为16的输出。

具体连接关系可参照发明内容部分。需要说明的是：#为连接符号，例如，在g”[n-1:k]#0中，0这一位为最低位，而在g”[n-1:k]中，g”[n-1]这一位为最高位，g”[k]这一位为最低位。

这里，模(2ⁿ-2^k+1)加法器基于LF前缀结构，并且采用提前减1处理和进位修正的方法，减小了所需的硬件逻辑和延时。在本发明的实施中，可以采用硬件描述语言(VHDL或Verilog)按照本发明所提出的模(2ⁿ-2^k+1)加法器的结构设计出所需的模(2ⁿ-2^k+1)加法器，便可进行仿真和综合。此乘法器在一个时钟周期内可以完成所需运算，简单高速高效，计算机仿真显示该乘法器相对于现有的模(2ⁿ-2^k+1)加法器在面积和速度方面都有很大的提高。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims

1.一种模(2ⁿ-2^k+1)加法器，包括：n位HA1阵列，n+1位HA2阵列，n-k位HA2阵列，n-k位LF(LadnerandFischer)前缀结构，k位LF前缀结构，n-k位CA1阵列，第一或门，第二或门，第一与门，1位反相器，n-k-2位或阵列，n-k-2位CA2阵列，第一异或门，CA2处理模块，k位CA1阵列和n位异或阵列；

所述n-k位HA2阵列的两个输入端分别用于输入所述n+1位HA2阵列输出g”[n:0]的对应位g”[n-1:k]以及所述n+1位HA2阵列异输出p”[n:0]的对应位p”[n:k+1]；所述n-k位HA2阵列的第一组输出端输出为g″′[n:k+1]，第二组输出端输出为p″′[n:k+1]；

所述n-k位LF前缀结构的两个输入端分别用于输入所述n-k位HA2阵列的输出g″′[n:k+1]以及所述n-k位HA2阵列的输出p″′[n:k+1]，所述n-k位LF前缀结构的进位生成组输出为G[n:k+1]，传播组输出为P[n:k+1]；

所述n-k位CA1阵列的第一组输入端用于输入所述n-k位LF前缀结构输出G[n:k+1]，第二组输入端用于输入所述n-k位LF前缀结构输出P[n:k+1]，第三组输入端用于输入所述第一或门输出c1[k+1]的对应连接位所述n-k位CA1阵列的输出为c1[n+1:k+2]；

所述第一异或门的两个输入端分别用于输入和所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]和所述n+1位HA2阵列输出p”[n:0]的对应位p”[k]；所述第一异或门的输出为p″′[k]；

所述n位异或阵列的两个输入端分别用于输入所述1位反相器输出c[0]、所述k位CA1阵列输出c[k:1]、CA2处理模块输出c[k+1]、所述n-k-2位CA2阵列输出c[n-1:k+2]四项的对应的连接位c[n-1:0]以及所述n-k位HA2阵列的异或门组输出p″′[n:k+1]的对应位p″′[n-1:k+1]、所述n+1位HA2阵列异或门组输出p”[n:0]的对应位p”[k-1:0]、所述第一异或门的输出p″′[k]三项对应的连接位p″′[n-1:k+1]#p″′[k]#p”[k-1:0]；所述n位异或阵列的输出为所述模(2ⁿ-2^k+1)加法器的输出Y。