CN103268879A

CN103268879A - 一种阵列基板

Info

Publication number: CN103268879A
Application number: CN2012105792830A
Authority: CN
Inventors: 周莉; 周秀峰
Original assignee: Xiamen Tianma Microelectronics Co Ltd
Current assignee: Xiamen Tianma Microelectronics Co Ltd
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2013-08-28
Anticipated expiration: 2032-12-26
Also published as: CN103268879B

Abstract

本发明公开了一种阵列基板，包括基板、和位于基板上的像素阵列，所述像素阵列包括多条栅线、与多条栅线绝缘交叉的多条数据线，和位于栅线和数据线交叉处的像素单元，像素单元包括TFT和像素电极。像素阵列***的P行像素单元为虚拟像素，阵列基板还包括M个第一类测试端子和N个第二类测试端子，P、M、N均为大于等于1的整数；虚拟像素中TFT的栅极与第一类测试端子电连接；虚拟像素中TFT的漏极/源极与第二类测试端子电连接。本发明实施例提供的阵列基板，使用虚拟像素代替短路棒，节省了面板空间。取消短路棒节省出的面板空间可以用于设计测试电路，从而使得在窄边框上设计测试电路易于实现。

Description

一种阵列基板

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板。

背景技术

为了对显示装置的显示区域进行测试，在显示装置的阵列基板上设置有短路棒，通过短路棒将测试电路输出的测试信号发送给阵列基板上的栅线/数据线，以对像素阵列区的显示区域进行测试。

随着技术的发展，显示装置正朝着窄边框方向发展。也就是说，在阵列基板的像素阵列区之外，留给测试电路的区域越来越窄，导致测试电路难于设计实现。

发明内容

本发明的目的是提供一种阵列基板，以解决上述技术问题。

本发明的目的是通过以下技术方案实现的：

一种阵列基板，包括基板、和位于所述基板上的像素阵列，所述像素阵列包括多条栅线、与所述多条栅线绝缘交叉的多条数据线，和位于所述栅线和所述数据线交叉处的像素单元，所述像素单元包括薄膜晶体管TFT和像素电极，

所述像素阵列***的P行像素单元为虚拟像素；

所述阵列基板还包括M个第一类测试端子和N个第二类测试端子，P、M、N均为大于等于1的整数；

所述虚拟像素中TFT的栅极与所述第一类测试端子电连接；所述虚拟像素中TFT的漏极/源极与所述第二类测试端子电连接。

本发明实施例提供的阵列基板，使用虚拟像素代替短路棒，节省了面板空间。取消短路棒节省出的面板空间可以用于设计测试电路，从而使得在窄边框上设计测试电路易于实现。

附图说明

图1为本发明第一个实施例提供的阵列基板结构示意图；

图2为本发明第二个实施例提供的阵列基板结构示意图；

图3为本发明第三个实施例提供的阵列基板结构示意图；

图4为本发明第四个实施例提供的阵列基板结构示意图；

图5为本发明第五个实施例提供的阵列基板结构示意图；

图6为本发明第六个实施例提供的阵列基板结构示意图；

图7为本发明第七个实施例提供的阵列基板结构示意图；

图8为本发明第八个实施例提供的阵列基板结构示意图；

图9为本发明第九个实施例提供的阵列基板结构示意图；

图10为本发明第十个实施例提供的阵列基板结构示意图；

图11为本发明第十一个实施例提供的阵列基板结构示意图。

具体实施方式

本发明实施例提供一种阵列基板，包括基板，位于该基板上的像素阵列、M个第一类测试端子、和N个第二类测试端子。其中，像素阵列包括多条栅线、与多条栅线绝缘交叉的多条数据线，和位于栅线和数据线交叉处的像素单元。像素阵列***的P行像素单元为虚拟像素，P、M、N均为大于等于1的整数。

像素单元包括TFT（薄膜晶体管）和像素电极。其中，像素单元中TFT的栅极与对应的栅线电连接，像素单元中TFT的源极/漏极与对应的数据线电连接，像素单元中TFT的漏极/源极与同一像素单元中的像素电极连接。另外，虚拟像素中TFT的栅极与第一类测试端子电连接；虚拟像素中TFT的漏极/源极与第二类测试端子电连接。

本发明实施例中，可以将像素阵列划分为显示区域和虚拟像素区域。阵列基板形成显示装置后，参与图像显示的像素即为显示像素，不参与图像显示的像素为虚拟像素，通常虚拟像素被黑矩阵遮住。在显示装置中，虚拟像素通常位于像素阵列***，并且被黑色矩阵遮住，这样虚拟像素就不能参与显示。所谓的像素阵列***的像素即是指位于像素阵列边缘的像素，可以是一行或多行像素，也可以是一列或多列像素。

本发明实施例中，第一类测试端子和第二类测试端子可以但不仅限于由衬垫（PAD）实现。

下面将结合附图，对本发明实施提供的阵列基板进行详细描述。

本发明各个实施例中，阵列基板均包括基板，位于该基板上的像素阵列、M个第一类测试端子、和N个第二类测试端子。其中，像素阵列包括多条栅线、与该多条栅线绝缘交叉的多条数据线，和位于栅线和数据线交叉处的像素单元。像素单元包括TFT和像素电极。像素单元中TFT的栅极与对应的栅线电连接，像素单元中TFT的源极/漏极与对应的数据线电连接，像素单元中TFT的漏极/源极与同一像素单元中的像素电极连接。在下面的各个实施例中将不再赘述。

图1所示为本发明第一个实施例提供的阵列基板结构示意图。阵列基板的基板在图1中未示出。

阵列基板的像素阵列最***的一行像素单元为虚拟像素101。其中，该行虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与同一个第一类测试端子104电连接。该行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。该行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。该行虚拟像素101中TFT的漏极/源极还与同一个第二类测试端子105电连接。

图2所示为本发明第二个实施例提供的阵列基板结构示意图。阵列基板的基板在图2中未示出。

阵列基板的像素阵列最***的一行像素单元为虚拟像素101。其中，该行虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与同一个第一类测试端子104电连接。该行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。该行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。该行虚拟像素分为位于像素阵列奇数列的一组和位于像素阵列偶数列的一组。其中，位于像素阵列奇数列的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1051电连接；位于像素阵列偶数列的一组虚拟像素101中TFT的漏极/源极与另一个第二类测试端子1052电连接。

图2所示的阵列基板，可以实现对像素区域的奇数列像素单元和偶数列像素单元的分别测试。

图3所示为本发明第三个实施例提供的阵列基板结构示意图。阵列基板的基板在图3中未示出。

阵列基板的像素阵列最***的一行像素单元为虚拟像素101。其中，该行虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与同一个第一类测试端子104电连接。该行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。该行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极电连接。该行虚拟像素101按照像素电极的颜色分为三组，一组虚拟像素101包括红色像素电极1011R，一组虚拟像素101包括绿色像素电极1011G，一组虚拟像素101包括蓝色像素电极1011B。其中，包括红色像素电极1011R的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1053电连接；包括绿色像素电极1011G的一组虚拟像素101中TFT的漏极/源极与另一个第二类测试端子1054电连接；包括蓝色像素电极1011B的一组虚拟像素101中TFT的漏极/源极与又一个第二类测试端子1055电连接。

图3所示的阵列基板，可以实现针对像素区域中不同颜色像素电极的像素单元分别测试。

应当指出的是，除了将虚拟像素按照上述两个实施例进行分组之外，还可以根据实际测试需求将虚拟像素分为N组，每组虚拟像素中TFT的漏极/源极各与一个第二类测试端子电连接，N为大于或等于2的整数。

图4所示为本发明第四个实施例提供的阵列基板结构示意图。阵列基板的基板在图4中未示出。

阵列基板的像素阵列最***的一行像素单元为虚拟像素101。其中，该行虚拟像素101分为位于像素阵列奇数列的一组和位于像素阵列偶数列的一组。位于像素阵列奇数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与一个第一类测试端子1041电连接；位于像素阵列偶数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且虚拟像素101中TFT的栅极与另一个第一类测试端子1042电连接。该行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。该行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。另外，该行虚拟像素101中TFT的漏极/源极与一个第二类测试端子105电连接。

应当指出的是，图4所示的对虚拟像素101的分组方式仅是一种举例，在应用中，还可以根据测试需求对虚拟像素101进行分组。

另外，不仅可以将虚拟像素101分为两组，还可以根据测试需求将虚拟像素101分为M组，每组虚拟像素中TFT的栅极分别与一个第一类测试端子电连接，M为大于或等于2的整数。

图5所示为本发明第五个实施例提供的阵列基板结构示意图。阵列基板的基板在图5中未示出。

阵列基板的像素阵列最***的一行像素单元为虚拟像素101。其中，该行虚拟像素101分为位于像素阵列奇数列的一组和位于像素阵列偶数列的一组。位于像素阵列奇数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且虚拟像素101中TFT的栅极与一个第一类测试端子1041电连接；位于像素阵列偶数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且虚拟像素101中TFT的栅极与另一个第一类测试端子1042电连接。位于像素阵列奇数列的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1051电连接；位于像素阵列偶数列的一组虚拟像素101中TFT的漏极/源极还与另一个第二类测试端子1052电连接。该行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。该行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。

应当指出的是，图5所示的对虚拟像素101的分组方式仅是一种举例，在应用中，还可以根据测试需求对虚拟像素101进行分组。

另外，不仅可以将虚拟像素101分为两组，还可以根据测试需求将虚拟像素101分为M组，每组虚拟像素中TFT的栅极分别与一个第一类测试端子电连接，M为大于或等于2的整数；每组虚拟像素中TFT的漏极/源极分别与一个第二类测试端子电连接。

图6所示为本发明第六个实施例提供的阵列基板结构示意图。阵列基板的基板在图6中未示出。

阵列基板的像素阵列最***的两行像素单元为虚拟像素101。其中，这两行虚拟像素101中TFT的栅极共用对应的栅线102，且虚拟像素101中TFT的栅极与同一个第一类测试端子104电连接。这两行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这两行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。其中一行虚拟像素101中位于像素阵列奇数列的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1051电连接；另一行虚拟像素101中位于像素阵列偶数列的一组虚拟像素101中TFT的漏极/源极与另一个第二类测试端子1052电连接。

图6所示的阵列基板，可以实现对像素区域的奇数列像素单元和偶数列像素单元的分别测试。

应当指出的是，图6所示的阵列基板只是一种举例而非限定。不仅可以将虚拟像素按照奇数列和偶数列划分，在应用中，还可以根据测试需求将虚拟像素划分为两组，分别连接一个第二类测试端子进行测试。

另外，还可以通过将虚拟像素划分为三组甚至更多组，每组虚拟像素分别连接一个第二类测试端子实现分组测试。例如，其中一行虚拟像素中包括红色像素电极的一组虚拟像素中TFT的漏极/源极与一个第二类测试端子电连接，该行虚拟像素中包括绿色像素电极的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接，另一行虚拟像素中包括蓝色像素电极的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接。其他结构连接关系可参照图6所示。

图7所示为本发明第七个实施例提供的阵列基板结构示意图。阵列基板的基板在图7中未示出。

阵列基板的像素阵列最***的两行像素单元为虚拟像素101。其中，每一行虚拟像素101中TFT的栅极共用对应的栅线102，且虚拟像素101中TFT的栅极分别与一个第一类测试端子（1041、1042）电连接。这两行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这两行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。其中一行虚拟像素101中位于像素阵列奇数列的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1051电连接；另一行虚拟像素101中位于像素阵列偶数列的一组虚拟像素101中TFT的漏极/源极与另一个第二类测试端子1052电连接。

图7所示的阵列基板，可以实现对像素区域的奇数列像素单元和偶数列像素单元的分别测试。

应当指出的是，图7所示的阵列基板只是一种举例而非限定。不仅可以将虚拟像素按照奇数列和偶数列划分，在应用中，还可以根据测试需求将虚拟像素划分为两组，分别连接一个第二类测试端子进行测试。

另外，还可以通过将虚拟像素划分为三组甚至更多组，每组虚拟像素分别连接一个第二类测试端子实现分组测试。例如，其中一行虚拟像素中包括红色像素电极的一组虚拟像素中TFT的漏极/源极与一个第二类测试端子电连接，该行虚拟像素中包括绿色像素电极的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接，另一行虚拟像素中包括蓝色像素电极的一组虚拟像素中TFT的漏极/源极与又一个第二类测试端子电连接。其他结构连接关系可参照图7所示。

图8所示为本发明第八个实施例提供的阵列基板结构示意图。阵列基板的基板在图8中未示出。

阵列基板的像素阵列最***的两行像素单元为虚拟像素101。其中，一行虚拟像素101中位于像素阵列奇数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与一个第一类测试端子1041电连接；另一行虚拟像素101中位于像素阵列偶数列的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与另一个第一类测试端子1042电连接。这两行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这两行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。这两行虚拟像素101中TFT的漏极/源极还与同一个第二类测试端子105电连接。

图8所示的阵列基板，可以实现对像素区域的奇数列像素单元和偶数列像素单元的分别测试。

应当指出的是，图8所示的阵列基板只是一种举例而非限定，还例如，第一行虚拟像素所有的栅极连接到一个第一类测试端子，第二行虚拟像素所有的栅极连接到另个第一类测试端子。而且，不仅可以将虚拟像素按照奇数列和偶数列划分，在应用中，还可以根据测试需求将虚拟像素划分为两组，每行中的一组虚拟像素分别连接一个第一类测试端子进行测试。

另外，还可以通过将虚拟像素划分为三组甚至更多组，每组虚拟像素分别连接一个第一类测试端子实现分组测试。例如，一行虚拟像素中包括红色像素电极的一组虚拟像素中TFT的栅极与一个第一类测试端子电连接，该行虚拟像素中包括绿色像素电极的一组虚拟像素中TFT的栅极与另一个第一类测试端子电连接，另一行虚拟像素中包括蓝色像素电极的一组虚拟像素中TFT的栅极与又一个第一类测试端子电连接。其他结构连接关系可参照图8所示。

图9所示为本发明第九个实施例提供的阵列基板结构示意图。阵列基板的基板在图9中未示出。

阵列基板的像素阵列最***的三行像素单元为虚拟像素101。其中，这三行虚拟像素101中TFT的栅极共用对应的栅线102，且该三行虚拟像素101中TFT的栅极与同一个第一类测试端子104电连接。这三行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这三行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极电连接。其中第一行虚拟像素101中包括红色像素电极1011R的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1053电连接；第二行虚拟像素101中包括绿色像素电极1011G的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1054电连接；第三行虚拟像素101中包括蓝色像素电极1011B的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1055电连接。

图9所示的阵列基板，可以实现针对像素区域中不同颜色像素电极的像素单元分别测试。

应当指出的是，图9所示的阵列基板结构仅是一种举例而非限定。例如，还可以通过第一行虚拟像素对包括绿色或者蓝色像素电极的像素单元进行测试，通过第二行虚拟像素对包括红色或者蓝色像素电极的像素单元进行测试，通过第三行虚拟像素对包括红色或者绿色像素电极的像素单元进行测试。

另外，不仅可以将虚拟像素按照像素电极的颜色进行划分，还可以根据实际测试需求对虚拟像素分为三组进行测试。

图10所示为本发明第十个实施例提供的阵列基板结构示意图。阵列基板的基板在图10中未示出。

阵列基板的像素阵列最***的三行像素单元为虚拟像素101。其中，每一行虚拟像素101中TFT的栅极共用对应的栅线102，且每一行虚拟像素101中TFT的栅极分别与一个第一类测试端子（1043、1044、1045）电连接。这三行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这三行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极电连接。其中第一行虚拟像素101中包括红色像素电极1011R的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1053电连接；第二行虚拟像素101中包括绿色像素电极1011G的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1054电连接；第三行虚拟像素101中包括蓝色像素电极1011B的一组虚拟像素101中TFT的漏极/源极与一个第二类测试端子1055电连接。

图10所示的阵列基板，可以实现针对像素区域中不同颜色像素电极的像素单元分别测试。

应当指出的是，图10所示的阵列基板结构仅是一种举例而非限定。例如，还可以通过第一行虚拟像素对包括绿色或者蓝色像素电极的像素单元进行测试，通过第二行虚拟像素对包括红色或者蓝色像素电极的像素单元进行测试，通过第三行虚拟像素对包括红色或者绿色像素电极的像素单元进行测试，还例如，第一行虚拟像素所有的栅极连接到一个第一类测试端子，第二行虚拟像素所有的栅极连接到另个第一类测试端子，第三行虚拟像素所有的栅极连接到又一个第一类测试端子。

图11所示为本发明第十一个实施例提供的阵列基板结构示意图。阵列基板的基板在图11中未示出。

阵列基板的像素阵列最***的三行像素单元为虚拟像素101。其中，第一行虚拟像素101中包括红色像素电极1011R的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与一个第一类测试端子1043电连接；第二行虚拟像素101包括绿色像素电极1011G的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与一个第一类测试端子1044电连接；第三行虚拟像素101包括蓝色像素电极1011B的一组虚拟像素101中TFT的栅极共用对应的栅线102，且该行虚拟像素101中TFT的栅极与一个第一类测试端子1045电连接。这三行虚拟像素101中TFT的源极/漏极与对应的数据线103电连接。这三行虚拟像素101中TFT的漏极/源极与同一虚拟像素101中的像素电极1011电连接。这三行虚拟像素101中TFT的漏极/源极与同一个第二类测试端子105电连接。

图11所示的阵列基板，可以实现针对像素区域中不同颜色像素电极的像素单元分别测试。因此，图11中仅示出第一行虚拟像素101中包括红色像素电极1011R的一组虚拟像素101与第二类测试端子105之间的连接关系，第二行虚拟像素101中包括绿色像素电极1011G的一组虚拟像素101与第二类测试端子105之间的连接关系，及第三行虚拟像素101中包括蓝色像素电极1011B的一组虚拟像素101与第二类测试端子105之间的连接关系。图11中未示出其他虚拟像素101与第二类测试端子105之间的连接关系。

应当指出的是，图11所示的阵列基板结构仅是一种举例而非限定。例如，还可以通过第一行虚拟像素对包括绿色或者蓝色像素电极的像素单元进行测试，通过第二行虚拟像素对包括红色或者蓝色像素电极的像素单元进行测试，通过第三行虚拟像素对包括红色或者绿色像素电极的像素单元进行测试。又例如，还可以包括三个第二类测试端子，每一行中的上述一组虚拟像素中TFT的漏极/源极分别与一个第二类测试端子电连接。

本发明实施例对应的图1~图11中，第一类测试端子均与相应的栅线连接，第二类测试端子均与相应的像素电极连接。应当指出的是，由于TFT的栅极与栅线电连接，因此，第一类测试端子与栅线连接，相当于第一类测试端子与TFT的栅极连接。由于TFT的漏极/源极与像素电极连接，因此，第二类测试端子与像素电极连接，相当于第二类测试端子与TFT的漏极/源极连接。

上述本发明各个实施例所述的阵列基板中，虚拟像素中TFT的栅极与第一类测试端子通过第一导线连接，该第一导线与栅线位于同一层；当然该第一导线也可以由多段构成，各段之间通过过孔连接，其中每一段均可与栅线、源极和漏极、像素电极中的任一个位于同一层，采用相同的材料。虚拟像素中TFT的漏极/源极与第二类测试端子通过第二导线连接，该第二导线与栅线位于同一层，或者与数据线位于同一层，或者与像素电极位于同一层；同样的，该第一导线也可以由多段构成，各段之间通过过孔连接，其中每一段均可与栅线、源极和漏极、像素电极中的任一个位于同一层，采用相同的材料。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种阵列基板，包括基板、和位于所述基板上的像素阵列，所述像素阵列包括多条栅线、与所述多条栅线绝缘交叉的多条数据线，和位于所述栅线和所述数据线交叉处的像素单元，所述像素单元包括薄膜晶体管TFT和像素电极，其特征在于，

所述像素阵列***的P行像素单元为虚拟像素；

2.根据权利要求1所述的阵列基板，其特征在于，P=1，所述像素阵列***的一行像素单元为虚拟像素。

3.根据权利要求2所述的阵列基板，其特征在于，M=1，所述虚拟像素中TFT的栅极均电连接至同一所述第一类测试端子。

4.根据权利要求3所述的阵列基板，其特征在于，N=1，所述虚拟像素中TFT的漏极/源极均与所述同一个第二类测试端子电连接。

5.根据权利要求3所述的阵列基板，其特征在于，N≥2，所述虚拟像素分为N组，每一第二类测试端子与一组虚拟像素中TFT的漏极/源极对应电连接。

6.根据权利要求5所述的阵列基板，其特征在于，N=2，所述虚拟像素分为位于所述像素阵列奇数列的一组和位于所述像素阵列偶数列的一组，位于所述虚拟像素位于所述像素阵列的一组虚拟像素中TFT的奇数列的漏极/源极与所述第二类测试端子的其中一个电连接，位于所述像素阵列偶数列的一组虚拟像素中TFT漏极/源极与所述第二类测试端子中的另一个电连接。

7.根据权利要求5所述的阵列基板，其特征在于，N=3，所述虚拟像素分为包括红色像素电极的一组、包括绿色像素电极的一组、和包括蓝色像素电极的一组，包括红色像素电极的一组虚拟像素中TFT的漏极/源极与一个第二类测试端子电连接，包括绿色像素电极的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接，包括蓝色像素电极的一组虚拟像素中TFT的漏极/源极与又一个第二类测试端子电连接。

8.根据权利要求2所述的阵列基板，其特征在于，M≥2，所述虚拟像素分为M组，每一所述第一类测试端子与一组虚拟像素中TFT的栅极对应电连接。

9.根据权利要求8所述的阵列基板，其特征在于，N=1，所述虚拟像素中TFT的漏极/源极均与同一个第二类测试端子电连接。

10.根据权利要求8所述的阵列基板，其特征在于，N≥2，每组虚拟像素中TFT的漏极/源极分别与一个第二类测试端子电连接。

11.根据权利要求1所述的阵列基板，其特征在于，P=2，所述像素阵列***的两行像素单元为虚拟像素。

12.根据权利要求11所述的阵列基板，其特征在于，M=1，所述虚拟像素中TFT的栅极均与同一个第一类测试端子电连接；或者M=2，每一行所述虚拟像素中TFT的栅极分别与一所述第一类测试端子对应电连接。

13.根据权利要求12所述的阵列基板，其特征在于，N=2，所述第一行虚拟像素中位于所述像素阵列奇数列的一组虚拟像素中TFT的漏极/源极与一个第二类测试端子电连接；所述第二行虚拟像素中位于所述像素阵列偶数列的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接。

14.根据权利要求11所述的阵列基板，其特征在于，M=2，所述一行虚拟像素中位于所述像素阵列奇数列的一组虚拟像素中TFT栅极与一个第一类测试端子电连接；另一行虚拟像素中位于所述像素阵列偶数列的一组虚拟像素中TFT的栅极与另一个第一类测试端子电连接。

15.根据权利要求14所述的阵列基板，其特征在于，N=1，所述虚拟像素中TFT的漏极/源极均与同一个所述第二类测试端子电连接。

16.根据权利要求1所述的阵列基板，其特征在于，P=3，所述像素阵列***的三行像素单元为虚拟像素。

17.根据权利要求16所述的阵列基板，其特征在于，M=1，所述虚拟像素中TFT的栅极均与同一个第一类测试端子电连接；或者M=3，每一行所述虚拟像素中TFT的栅极分别与一个第一类测试端子电连接。

18.根据权利要求17所述的阵列基板，其特征在于，N=3，所述第一行虚拟像素中包括红色像素电极的一组虚拟像素中TFT的漏极/源极与一个第二类测试端子电连接；所述第二行虚拟像素中包括绿色像素电极的一组虚拟像素中TFT的漏极/源极与另一个第二类测试端子电连接；所述第三行虚拟像素中包括蓝色像素电极的一组虚拟像素中TFT的漏极/源极与又一个第二类测试端子电连接。

19.根据权利要求16所述的阵列基板，其特征在于，M=3，所述第一行虚拟像素中包括红色像素电极的一组虚拟像素中TFT的栅极与一个第一类测试端子电连接；所述第二行虚拟像素中包括绿色像素电极的一组虚拟像素中TFT的栅极与另一个第一类测试端子电连接；所述第三行虚拟像素中包括蓝色像素电极的一组虚拟像素中TFT的栅极与又一个第一类测试端子电连接。

20.根据权利要求19所述的阵列基板，其特征在于，N=1，所述虚拟像素中TFT的漏极/源极均与同一个第二类测试端子电连接。

21.根据权利要求1~20任一项所述的阵列基板，其特征在于，所述虚拟像素中TFT的栅极与所述第一类测试端子通过第一导线连接，所述第一导线与所述栅线位于同一层；所述虚拟像素中TFT的漏极/源极与所述第二类测试端子通过第二导线连接，所述第二导线与所述栅线或数据线或像素电极位于同一层。