CN103268046A - 薄膜晶体管液晶显示器、阵列基板及其制作方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管液晶显示器、阵列基板及其制作方法，以解决高分辨率情况下存储电容线造成的透过率下降的问题。本发明提供的薄膜晶体管阵列基板，包括由栅极线和数据线形成的呈阵列排布的像素单元，每个所述像素单元内包括一条与所述栅极线位于不同层的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。通过本发明使像素电极与栅极线之间形成存储电容，无需额外设置存储电容线，提高高分辨率情况下的像素开口率。

Description

薄膜晶体管液晶显示器、阵列基板及其制作方法

技术领域

本发明涉及液晶显示器制造领域，尤其涉及一种薄膜晶体管液晶显示器、阵列基板及其制作方法。

背景技术

薄膜晶体管液晶显示器发展越来越迅速，已经成为主流的平板显示器。从出现至今，液晶显示器已经发展出多个种类，其驱动模式和显示效果不尽相同，各有所长。其中，横向电场切换型薄膜晶体管液晶显示器以其特有的结构特点和驱动原理，表现出了优良的显示能力和效果。

现有横向电场切换型薄膜晶体管液晶显示装置的像素结构中，将公共电极与像素电极设置在同一基板的同一层上，像素电极与薄膜晶体管的漏极过孔连接，加电压时，在公共电极与像素电极之间形成平行于基板的横向电场，从而控制液晶分子在平行于基板的平面内发生偏转。为了存储信号电压，需要在驱动像素电极的漏极与像素电极之间形成一定的存储电容，现有技术中通常通过外加一存储电容线作为形成存储电容的一个电容基板，而将薄膜晶体管的漏极作为另一电容基板，在进行液晶显示时，所述存储电容线与漏极之间形成存储电容，现有的像素结构，在低分辨率情况下存储电容线并不会对开口率造成太大的影响，很好的应用在低分辨率显示的液晶显示装置中。

随着液晶显示分辨率的不断提高，需要更大的开口面积，然而更大的开口面积，需要以减少存储电容线的宽度，降低存储电容为代价，此时则会影响电场的切换，因此现有的薄膜晶体管阵列基板结构，由于存储电容线的存在，导致存储电容随着分辨率提高而明显下降，导致横向电场切换模式，在高分辨率情况下受限。

发明内容

本发明的目的是提供一种薄膜晶体管液晶显示器、阵列基板及其制作方法，以解决高分辨率情况下存储电容线造成的透过率下降的问题。

本发明的目的是通过以下技术方案实现的：

本发明一方面提供了一种薄膜晶体管阵列基板，包括由栅极线和数据线形成的呈阵列排布的像素单元，每个所述像素单元内包括一条与所述栅极线位于不同层的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

本发明另一方面还提供了一种薄膜晶体管阵列基板的制作方法，所述方法包括：

在基板上形成栅极线、数据线，所述栅极线和数据线形成多个呈阵列排布的像素单元；

在每个所述像素单元内形成一与所述像素单元的栅极线不同层的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

本发明还提供了一种薄膜晶体管液晶显示器，包括上述薄膜晶体管阵列基板。

本发明提供的薄膜晶体管液晶显示器、阵列基板及其制作方法，通过在每个像素单元内设置一条与栅极线不同层的像素电极，并使所述像素电极的延长部与像素单元阵列中上一行像素单元的栅极线相交叠，进而使得像素电极与栅极线之间形成存储电容，无需单独制作存储电容线，提高开口率，避免高分辨率情况下，存储电容线导致的透过率下降，影响显示效果。

附图说明

图1为本发明实施例提供的薄膜晶体管阵列基板局部结构俯视示意图；

图2为本发明实施例中提供的薄膜晶体管阵列基板局部结构又一俯视示意图；

图3为本发明实施例中形成双重存储电容示意图；

图4为本发明实施例提供的底栅型薄膜晶体管阵列基板制作方法流程图；

图5为本发明实施例提供的底栅型薄膜晶体管阵列基板又一制作方法流程图；

图6为本发明实施例提供的顶栅型薄膜晶体管阵列基板制作方法流程图。

具体实施方式

本发明提供的薄膜晶体管阵列基板，在每个像素单元内设置一条与栅极线位于不同层的像素电极，并且所述像素电极具有与上一行像素单元的栅极线相交叠的延长部，从而使像素电极与栅极线之间形成存储电容，无需额外设置存储电容线。

以下将结合附图，对本发明实施例提供的薄膜晶体管阵列基板及其制作方法的具体实施方式进行详细地说明。附图中各区域大小和形状不反映装置的真实比例，目的只是示意说明本发明内容。

如图1所示为本发明实施例一提供的薄膜晶体管阵列基板局部结构俯视示意图，图1中，数条栅极线1和数条数据线2相交形成呈阵列排布的像素单元，其中，栅极线1与数据线2不同层设置，且彼此绝缘，本发明实施例图1中将栅极线1横向设置，数据线2在与栅极线1不同的层纵向设置，但并不引以为限，可以为其他设置方式，优选栅极线1延伸方向与数据线2延伸方向垂直。每个像素单元内包括与其对应设置的薄膜晶体管，包括源极和漏极等，图中未标示，每个像素单元内还包括一条与栅极线1位于不同层的像素电极3，像素电极3具有一与上一行像素单元的栅极线相交叠的延长部31，由于像素电极3与栅极线1位于不同的层，且二者之间具有交叠部分，故像素电极3的延长部31与上一行栅极线之间能够形成存储电容，无需额外设置存储电容线。

优选的，本发明实施例中，可在每个像素单元内将像素电极3与与之对应设置的薄膜晶体管的漏极同层设置并互相电连接，无需过孔连接，简化制作工艺，并且像素电极3与所述漏极可采用相同的材料或不同的材料形成，制作灵活方便。

更为优选的，本发明实施例中像素电极3可采用与所述漏极相同的材料，并与所述漏极在同一工艺步骤中形成，构成相互连接的一体结构。形成的像素电极3由于与所述漏极一体因而是与所述漏极电性连接的，像素电极3部分位于像素显示区域，并且具有一延长部31。像素电极3的延长部31与上一行像素单元的栅极线相交叠，进行像素显示时，能够形成存储电容，因此，在高分辨率情况下，采用本发明实施例中像素电极3与上一行栅极线交叠形成存储电容的方式，可去除存储电容线，提高像素开口率，并能够减少制作工序。

进一步的，本发明实施例中与所述漏极采用相同材料并一体形成的像素电极3，具有延长部31，并且有部分位于像素单元显示区域内，为使延长部31与栅极线之间形成的存储电容尽可能的大，故本发明实施例中将延长部31的宽度与长度，在非显示区域内也设置的尽可能大，使延长部31与栅极线交叠部分在垂直基板所在平面方向上的投影面积达到尽可能的大。为获取更大的开口率，本发明实施例中优选将像素电极3位于像素单元显示区域部分沿栅极线1延伸方向d1的宽度，设置为小于延长部31沿d1方向上的宽度，并且使像素电极位于显示区域部分在沿d1方向的宽度，在工艺范围允许的范围内设置的越小越好。优选的，本发明实施例中将像素电极位于像素单元显示区域部分，沿栅极线1延伸方向上的宽度设置为3~3.5微米。

本发明实施例中像素电极与薄膜晶体管的漏极同层设置，并通过将像素单元显示区域内的像素电极延长，形成与上一行像素单元栅极线交叠的延长部，形成存储电容，可以在高分辨率情况下实现去除存储电容线和接触孔，提高高分辨率像素开口率。

本发明实施例二在实施例一的基础上还提供了一种薄膜晶体管阵列基板，所述阵列基板除包括实施例一中涉及的阵列基板结构，还包括设置在数据线2上方、与栅极线1交叠的多条公共电极4，公共电极4与数据线2和像素电极3绝缘，且与像素电极3的延长部31具有交叠部分，使公共电极4与延长部31之间形成另一存储电容，如图2所示。

进一步优选的，本发明实施例中公共电极4与延长部31的交叠部分在垂直基板所在平面方向上的投影面积，大于延长部31与上一行像素单元的栅极线交叠部分在相同方向上的投影面积，使公共电极4与延长部31之间形成的存储电容，大于延长部31与栅极线1之间的存储电容，从整体上增加阵列基板的存储电容，并降低边缘场驱动对于共通电压的扰动。

本发明实施例中，像素电极3的延长部31与栅极线1的交叠部分能够形成第一电容C1，公共电极4与延长部31交叠部分形成第二电容C2，第一电容C1与第二电容C2并联，形成最终的存储电容，如图3所示为本发明实施例中形成双重电容示意图。通过本发明实施例形成双重电容的方式，增加了存储电容，并提高了开口率。

本发明实施例三还提供了一种薄膜晶体管液晶显示器，包括上述实施例中涉及的薄膜晶体管阵列基板、与所述阵列基板相对设置的彩膜基板，以及夹杂在所述阵列基板和所述彩膜基板之间的液晶层。除薄膜晶体管阵列基板之外的其他结构与现有技术相同，这里具体不再赘述。

基于同一发明构思，本发明实施例四还提供了一种薄膜晶体管阵列基板的制作方法，所述方法包括在基板上形成栅极线、数据线以及由栅极线和数据线形成多个呈阵列排布的像素单元的步骤，还包括在每个像素单元内形成一与像素单元栅极线不同层的像素电极的步骤，且与栅极线不同层的像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

如图4所示为本发明实施例四中形成底栅型薄膜晶体管阵列基板的详细制作流程图，包括以下步骤：

步骤S401：在基板上形成栅极金属层，并通过光刻工艺图案化栅极金属层，形成栅极线和薄膜晶体管的栅极；

步骤S402：在薄膜晶体管栅极上形成覆盖栅极的栅极绝缘层；

步骤S403：在栅极绝缘层上形成半导体层，通过光刻工艺形成半导体图案；

步骤S404：在半导体图案上沉积数据金属层，并通过光刻工艺图案化数据金属层，形成数据线、薄膜晶体管的源极和漏极；

步骤S405：在数据线、薄膜晶体管的源极和漏极上形成第一透明绝缘层，其中，所述第一透明绝缘层具有第一过孔；

步骤S406：在第一透明绝缘层上方形成像素电极层，图案化所述像素电极层以形成像素电极，像素电极通过第一过孔电连接漏极，并且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

本发明实施例提供的薄膜晶体管阵列基板制作方法，在每个像素单元内设置一条与栅极线位于不同层的像素电极，并且所述像素电极具有与上一行像素单元的栅极线相交叠的延长部，从而使像素电极与栅极线之间形成存储电容，无需额外设置存储电容线。

作为本实施例的一种变形，更为优选的，本发明实施例在执行步骤S404通过光刻工艺图案化数据金属层时，可在形成数据线和薄膜晶体管的源极、漏极的同时，一体形成电连接薄膜晶体管漏极的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

由于像素电极与数据线在同一步骤形成，也即与像素单元内的栅极线位于不同层，因而像素电极与上一行栅极线之间形成存储电容。此外，将像素电极与数据线在同一步骤中形成，可采用同一掩膜板光刻形成，减少了掩膜板的使用数量，减少了制作工序，并且像素电极与漏极之间无需过孔即可连接，进一步简化了制作工艺。

需要说明的是，像素电极与薄膜晶体管的源漏极可以同时形成，也可以不同时形成，并可位于同层或者不同的层，本发明实施例并不限定像素电极的形成形式，只要满足所述像素电极与像素单元内的栅极线位于不同层，且所述像素电极具有与上一行像素单元栅极线相交叠的延长部即可。

进一步优选的，为了提高显示品质，并提高存储电容，本发明实施例中形成的所述像素电极部分位于所述像素单元的显示区域，且所述像素电极位于所述像素单元显示区域的部分沿栅极线延伸方向的宽度小于所述延长部沿栅极线延伸方向上的宽度。优选的，本发明实施例中将像素电极位于像素单元显示区域部分沿栅极线延伸方向的宽度，在工艺范围允许的范围内设置的越小越好，优选3~3.5微米，在不影响显示效果的同时，降低工艺难度。

如图5所示为本发明实施例五中形成的底栅型薄膜晶体管阵列基板的详细制作流程图，实施例五与实施例四涉及的薄膜晶体管阵列基板制作方法的区别在于，实施例五中的方法在实施例四步骤S406后还包括：

步骤S407：在数据线、薄膜晶体管的源极和漏极，以及像素电极上方形成第二透明绝缘层；

步骤S408：在步骤S407中形成的第二透明绝缘层上方沉积公共电极层，并刻蚀所述公共电极层，形成与像素电极延长部交叠的公共电极。

具体的，本发明实施例中形成的公共电极与所述像素电极延长部交叠是可选的，本发明实施例中公共电极与像素电极延长部交叠，能够形成另一存储电容，与像素电极延长部与述栅极线形成的存储电容并联，达到增大存储电容的效果。

优选的，本发明实施例中为了进一步增大存储电容，刻蚀公共电极层以形成所述公共电极时，公共电极与像素电极延长部交叠部分在垂直基板所在平面方向上的投影面积，设置为大于所述延长部与上一行像素电压栅极线交叠部分在相同方向上的投影面积。

本发明实施例提供的薄膜晶体管阵列基板的制作方法，在每个像素单元内形成的像素电极，与栅极线位于不同层，并具有与上一行栅极线相交叠的延长部，能够形成存储电容，无需额外设置存储电容线，提高高分频率情况下的开口率。进一步的，本发明实施例中还包括在像素电极上方设置与其绝缘，并与像素电极延长部具有交叠部分的公共电极，形成另一存储电容，进一步增大存储电容。

作为实施例四或者实施例五的变形，本发明实施例六还提供了一种顶栅型薄膜晶体管阵列基板的制作方法，本发明实施例六中仅是形成栅极与源漏极的步骤与实施例四/五中不同，其他的形成步骤与实施例四/五中相同，本发明实施例六中仅就不同之处做说明，其他在此不再赘述，如图6所示。

步骤S501：在基板上形成半导体层。在另一个实施例中，在形成所述半导体层之前可以先在所述基板上形成缓冲层。

步骤S502：在所述半导体层上方，沉积数据金属层，并通过光刻工艺图案化所述数据金属层，形成数据线、薄膜晶体管的源极和漏极。

优选的，本发明实施例中同样可在形成所述数据线和薄膜晶体管的源极、漏极的同时，一体形成电连接所述漏极的像素电极。但是本领域技术人员所知，也可在不同的层，或者同层的不同的步骤中形成互相电连接的所述漏极和所述像素电极，可以采用与所述漏极相同或不同的材料形成所述像素电极。本发明实施例中形成的像素电极需要部分位于显示区域内，并有一延长部，所述延长部需要延伸到上一行像素单元栅极线的位置，以与所述栅极线交叠。

本实施例中，半导体层优选采用多晶硅。

步骤S503：在数据线、薄膜晶体管的源极和漏极，以及像素电极上方形成栅绝缘层。

步骤S504：在栅绝缘层上形成栅极金属层，并通过光刻工艺图案化栅极金属层，形成栅极线和薄膜晶体管的栅极。

具体的，本发明实施例中形成的栅极线，需要与步骤S502中形成的像素电极延长部具有交叠部分，以使所述栅极线与所述像素电极延长部之间形成存储电容。

实施例六中的顶栅型薄膜晶体管结构中栅极金属层形成于数据线、薄膜晶体管的源极和漏极，以及像素电极上方，但本领域技术人员可知，栅极金属层也可以位于半导体层与数据线、薄膜晶体管的源极和漏极所在层之间，并与其他层互相绝缘。

本发明实施例六提供的薄膜晶体管阵列基板的制作方法，在每个像素单元内形成的像素电极，与栅极线位于不同层，并具有与上一行栅极线相交叠的延长部，能够形成存储电容，无需额外设置存储电容线，提高高分频率情况下的开口率。进一步的，本发明实施例中还可包括在像素电极上方设置与其绝缘，并与像素电极延长部具有交叠部分的公共电极，形成另一存储电容，进一步增大了存储电容。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种薄膜晶体管阵列基板，包括由栅极线和数据线形成的呈阵列排布的像素单元，其特征在于，每个所述像素单元内包括一条与所述栅极线位于不同层的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

2.如权利要求1所述的阵列基板，其特征在于，每个所述像素单元内，所述像素电极与与之对应设置的薄膜晶体管的漏极位于同一层。

3.如权利要求2所述的阵列基板，其特征在于，所述像素电极与所述漏极具有相同的材料，并为相互连接的一体结构。

4.如权利要求3所述的阵列基板，其特征在于，所述像素电极部分位于所述像素单元的显示区域，且所述像素电极位于所述像素单元显示区域的部分沿所述栅极线延伸方向上的宽度，小于所述延长部沿所述栅极线延伸方向上的宽度。

5.如权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：

位于所述数据线上方，与所述栅极线交叠的多条公共电极，所述公共电极与所述数据线、所述像素电极绝缘，且所述公共电极与所述延长部具有交叠部分。

6.如权利要求5所述的阵列基板，其特征在于，所述公共电极与所述延长部的交叠部分在垂直基板所在平面方向上的投影面积，大于所述延长部与上一行像素单元的栅极线交叠部分在相同方向上的投影面积。

7.如权利要求4所述的阵列基板，其特征在于，所述像素电极位于所述像素单元显示区域的部分，沿所述栅极线延伸方向上的宽度为3~3.5微米。

8.一种薄膜晶体管液晶显示器，其特征在于，包括权利要求1-7任一项所述的阵列基板。

9.一种薄膜晶体管阵列基板的制作方法，包括在基板上形成栅极线、数据线，所述栅极线和数据线形成多个呈阵列排布的像素单元，其特征在于，所述方法还包括：

在每个所述像素单元内形成一与所述像素单元的栅极线不同层的像素电极，且所述像素电极具有一与上一行像素单元的栅极线相交叠的延长部。

10.如权利要求9所述的方法，其特征在于，在所述基板上形成栅极线、数据线的步骤具体包括：

在所述基板上形成栅极金属层，并通过光刻工艺图案化所述栅极金属层，形成所述栅极线和薄膜晶体管的栅极；

在所述栅极上形成覆盖所述栅极的栅极绝缘层；

在所述栅极绝缘层上形成半导体层，通过光刻工艺形成半导体图案；

在所述半导体图案上沉积数据金属层，并通过光刻工艺图案化所述数据金属层，形成所述数据线以及薄膜晶体管的源极和漏极；

或

在基板上沉积缓冲层和多晶硅层；

在多晶硅层上方，沉积数据金属层，并通过光刻工艺图案化所述数据金属层，形成数据线、薄膜晶体管的源极和漏极；

在所述数据线、所述薄膜晶体管的源极和漏极上方形成栅绝缘层；

在所述栅绝缘层上形成栅极金属层，并通过光刻工艺图案化所述栅极金属层，形成栅极线和薄膜晶体管的栅极。

11.如权利要求10所述的方法，其特征在于，所述在每个所述像素单元内形成一与所述像素单元的栅极线不同层的像素电极，具体包括：

在形成所述数据线和薄膜晶体管的源极、漏极的同时，一体形成电连接所述漏极的所述像素电极。

12.如权利要求11所述的方法，其特征在于，所述像素电极部分位于所述像素单元的显示区域，且所述像素电极位于所述像素单元显示区域的部分沿所述栅极线延伸方向上的宽度，小于所述延长部沿所述栅极线延伸方向上的宽度。

13.如权利要求10所述的方法，其特征在于，所述方法还包括：

在所述数据线、薄膜晶体管的源极和漏极，以及所述像素电极上方沉积公共电极层，并刻蚀所述公共电极层形成多条与所述延长部交叠的公共电极。

14.如权利要求13所述的方法，其特征在于，在所述数据线、所述薄膜晶体管源极和漏极以及所述像素电极上方形成所述公共电极之前，所述方法还包括：

在所述数据线、所述薄膜晶体管的源极和漏极，以及所述像素电极上形成一透明绝缘层，后续在所述透明绝缘层上形成所述公共电极。

15.如权利要求13所述的方法，其特征在于，所述延长部与所述公共电极交叠部分在垂直基板所在平面方向上的投影面积，大于所述延长部与上一行像素单元的栅极线交叠部分在相同方向上的投影面积。

16.如权利要求12所述的方法，其特征在于，所述像素电极位于所述像素单元显示区域的部分，沿所述栅极线延伸方向上的宽度为3~3.5微米。

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