CN103248342A - 一种脉冲延迟电路及扫描方法 - Google Patents
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Abstract
本发明的脉冲延迟电路及扫描方法，利用FPGA来控制触发脉冲与输出脉冲之间的延时，使脉冲延时呈现动态的变化，解决了现有的脉冲信号发生器无法对运动目标雷达回波信号模拟的问题。
Description
技术领域
本发明涉及雷达技术领域，特别涉及一种脉冲延迟电路，还涉及一种脉冲延迟扫描方法。
背景技术
随着雷达技术的发展，雷达在各行业的应用越来越广泛，监测的目标复杂多变，为了更好的满足雷达测试发展需求，需要测试源能准确模拟实际目标的回波信号，这样不但要求能对静态目标的回波信号进行模拟，也能对运动目标的回波信号进行模拟。由于运动目标与雷达之间的距离在不断的变化，相对应的反射信号与发射信号之间的延时也在不断的变化，为了模拟目标的整个运动过程，要求测试源输出脉冲信号与触发脉冲信号之间的延时能不断的变化，具有延时扫描的功能。
图1为现有的脉冲延时器的电路图，延时器采用3个串联计数器来实现，在触发脉冲的上升沿开始延时，使用时钟的上升沿计数，采用计数器1产生同步脉冲，计数器2计算延时的长度，计数器3计算所要产生的输出脉冲的脉宽，并在计数结束时对计数器2和计数器3清零。在输出一连串脉冲信号时，该脉冲器的输出脉冲相对于触发脉冲的延时时间是不变的。
现有技术生成的脉冲信号相对于触发脉冲的延时时间是固定的，用于雷达信号模拟时，只能仿真静态目标相对于雷达的距离，不能反映目标的运动特性，对于航路或其它轨迹运动目标的仿真无法实现。
发明内容
本发明的脉冲延迟电路及扫描方法，利用FPGA来控制触发脉冲与输出脉冲之间的延时，使脉冲延时呈现动态的变化，解决了现有的脉冲信号发生器无法对运动目标雷达回波信号模拟的问题。
本发明的技术方案是这样实现的：
一种脉冲延迟电路，包括：延时时长累加器、脉冲延时累加器、脉冲宽度计数器、第一比较器和第二比较器；
延时时长累加器的输入端接收起始延时值、延时步进值、触发脉冲和计数时钟，在被触发脉冲触发后，延时时长累加器将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器输出端相连接的第一比较器；
脉冲延时累加器在触发脉冲的作用下，以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器累加一个时钟周期，当脉冲延时累加器的输出等于装载到第一比较器的延时时长时，脉冲延时累加器溢出，溢出后脉冲延时累加器停止累加计数，直到下一个触发脉冲的来到，输出脉冲的延时达到设定时长；
第一比较器在脉冲延时累加器溢出时，产生一个脉冲信号，触发脉冲宽度计数器开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，并且当脉冲延时累加器溢出时，第一比较器向脉冲延时累加器置最大值；
第二比较器，接收延时时长累加器输出的延时时长数据，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器溢出，第二比较器向延时时长累加器置起始值。
可选地，所述脉冲延迟电路集成在FPGA芯片中。
可选地，所述FPGA芯片采用Altera公司的EP3C25Q240C8芯片。
可选地，所述FPGA内部程序使用Verilog HDL语言编写。
可选地，所述延时时长累加器、脉冲延时累加器和脉冲宽度计数器均采用32位，时钟100MHz。
基于上述的脉冲延迟电路，本发明还提供一种脉冲延迟扫描方法，包括以下步骤：
在被触发脉冲触发后，通过延时时长累加器将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器输出端相连接的第一比较器中，作为脉冲延时累加器溢出时的比较值；
同时，在触发脉冲的作用下，脉冲延时累加器以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器累加一个时钟周期，当脉冲延时累加器的输出等于装载到第一比较器的延时时长时，脉冲延时累加器溢出，溢出后脉冲延时累加器停止累加计数，直到下一个触发脉冲的来到，输出脉冲的延时达到设定时长；
在脉冲延时累加器溢出时，第一比较器产生一个脉冲信号，触发脉冲宽度计数器开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，且当脉冲延时累加器溢出时，第一比较器向脉冲延时累加器置最大值；
将延时时长累加器输出的延时时长数据加载到第二比较器，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器溢出，第二比较器向延时时长累加器置起始值。
可选地，当所述延时步进值设置为0ns时，输出固定延时。
本发明的有益效果是：
（1）不同脉冲的延时是连续可变的，延时精度能达到10ns；
（2）能实现对于航路或其它轨迹运动目标的仿真，反映目标的运动特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有的脉冲延时器的电路图；
图2为本发明脉冲延迟电路的电路框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术生成的脉冲信号相对于触发脉冲的延时时间是固定的，用于雷达信号模拟时，只能仿真静态目标相对于雷达的距离，不能反映目标的运动特性，对于航路或其它轨迹运动目标的仿真无法实现。
本发明的脉冲延迟电路能够产生一个延时时间相对触发脉冲可变的脉冲信号，如图2所示，包括：延时时长累加器10、脉冲延时累加器20、脉冲宽度计数器30、第一比较器40和第二比较器50。
延时时长累加器10的输入端接收起始延时值、延时步进值、触发脉冲和计数时钟，脉冲扫描时，延时时长累加器10在触发脉冲的驱动下进行循环累加计数工作。在被某个触发脉冲触发后，延时时长累加器10将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器20输出端相连接的第一比较器40中，作为脉冲延时累加器20溢出时的比较值。同时，在触发脉冲的作用下，脉冲延时累加器20以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器20累加一个时钟周期，当脉冲延时累加器20的输出等于该次脉冲的延时时长，脉冲延时累加器20溢出，溢出后脉冲延时累加器20停止累加计数，直到下一个触发脉冲的来到，此时输出脉冲的延时已经达到了设定时长。在脉冲延时累加器20溢出时，第一比较器40会产生一个脉冲信号，在这个脉冲信号的触发下，脉冲宽度计数器30开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，且当脉冲延时累加器20溢出时，第一比较器40向脉冲延时累加器20置最大值。延时时长累加器10输出的延时时长数据还加载到第二比较器50，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器10溢出，第二比较器50向延时时长累加器10置起始值。
本发明的脉冲延迟电路利用FPGA芯片来生成脉冲延时信号，FPGA芯片采用Altera公司的EP3C25Q240C8芯片，FPGA内部程序使用Verilog HDL语言编写。触发脉冲信号模拟的是雷达的发射信号，脉冲输出信号模拟的是目标反射的回波信号，这两个脉冲信号之间存在可控的延时，延时能动态的变化，反映了被测目标与雷达之间距离的动态特性。
根据本发明的脉冲延迟电路的一个实施例，延时时长累加器、脉冲延时累加器和脉冲宽度计数器均采用32位，时钟100MHz，时钟周期10ns，可得延时范围为0ns～42s。工作时，延时步进值送入延时时长累加器10中，最小可设置为0ns，此时等同没有延时。当延时步进值设置为0ns，输出固定延时。
基于本发明的脉冲延迟电路，本发明还提出了一种脉冲延迟扫描方法，包括以下步骤：在被触发脉冲触发后，通过延时时长累加器将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器输出端相连接的第一比较器中，作为脉冲延时累加器溢出时的比较值；同时，在触发脉冲的作用下，脉冲延时累加器以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器累加一个时钟周期，当脉冲延时累加器的输出等于该次脉冲的延时时长，脉冲延时累加器溢出，溢出后脉冲延时累加器停止累加计数，直到下一个触发脉冲的来到，此时输出脉冲的延时已经达到了设定时长；在脉冲延时累加器溢出时，第一比较器产生一个脉冲信号，在这个脉冲信号的触发下，脉冲宽度计数器开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，且当脉冲延时累加器溢出时，第一比较器向脉冲延时累加器置最大值；延时时长累加器输出的延时时长数据还加载到第二比较器，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器溢出，第二比较器向延时时长累加器置起始值。
优选地，当延时步进值设置为0ns时，输出固定延时。
本发明的脉冲延迟电路和脉冲延迟扫描方法，利用FPGA芯片来控制同步基准脉冲信号与脉冲输出信号之间的延时，不同脉冲的延时是连续可变的，延时精度能达到10ns，能实现对于航路或其它轨迹运动目标的仿真，反映目标的运动特性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种脉冲延迟电路，其特征在于，包括：延时时长累加器、脉冲延时累加器、脉冲宽度计数器、第一比较器和第二比较器；
延时时长累加器的输入端接收起始延时值、延时步进值、触发脉冲和计数时钟，在被触发脉冲触发后，延时时长累加器将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器输出端相连接的第一比较器；
脉冲延时累加器在触发脉冲的作用下，以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器累加一个时钟周期，当脉冲延时累加器的输出等于装载到第一比较器的延时时长时，脉冲延时累加器溢出，溢出后脉冲延时累加器停止累加计数，直到下一个触发脉冲的来到，输出脉冲的延时达到设定时长；
第一比较器在脉冲延时累加器溢出时，产生一个脉冲信号，触发脉冲宽度计数器开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，并且当脉冲延时累加器溢出时，第一比较器向脉冲延时累加器置最大值；
第二比较器，接收延时时长累加器输出的延时时长数据，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器溢出，第二比较器向延时时长累加器置起始值。
2.如权利要求1所述的脉冲延迟电路，其特征在于，所述脉冲延迟电路集成在FPGA芯片中。
3.如权利要求2所述的脉冲延迟电路，其特征在于，所述FPGA芯片采用Altera公司的EP3C25Q240C8芯片。
4.如权利要求3所述的脉冲延迟电路，其特征在于，所述FPGA内部程序使用Verilog HDL语言编写。
5.如权利要求4所述的脉冲延迟电路，其特征在于，所述延时时长累加器、脉冲延时累加器和脉冲宽度计数器均采用32位，时钟100MHz。
6.一种基于权利要求5所述的脉冲延迟电路的脉冲延迟扫描方法，其特征在于，包括以下步骤：
在被触发脉冲触发后，通过延时时长累加器将延时步进值与延时时长累加器的当前值进行相加或相减，得到该次脉冲与触发脉冲的延时时长数据，将延时时长数据装载到与脉冲延时累加器输出端相连接的第一比较器中，作为脉冲延时累加器溢出时的比较值；
同时，在触发脉冲的作用下，脉冲延时累加器以当前触发的时间点作为延时累加计数的初始时间，在每一个计数时钟的上升沿，脉冲延时累加器累加一个时钟周期，当脉冲延时累加器的输出等于装载到第一比较器的延时时长时，脉冲延时累加器溢出，溢出后脉冲延时累加器停止累加计数，直到下一个触发脉冲的来到，输出脉冲的延时达到设定时长；
在脉冲延时累加器溢出时，第一比较器产生一个脉冲信号，触发脉冲宽度计数器开始计数，在每一个计数时钟进行一次累加，直到输出脉冲的宽度达到设定的宽度，输出延时可变、脉宽可设的脉冲信号，且当脉冲延时累加器溢出时，第一比较器向脉冲延时累加器置最大值；
将延时时长累加器输出的延时时长数据加载到第二比较器，与终止延时值相比较，当延时时长数据等于终止延时值时，延时时长累加器溢出，第二比较器向延时时长累加器置起始值。
7.如权利要求6所述的脉冲延迟扫描方法，其特征在于，当所述延时步进值设置为0ns时，输出固定延时。
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