CN103238213A - 倾斜裸芯堆叠体 - Google Patents
倾斜裸芯堆叠体 Download PDFInfo
- Publication number
- CN103238213A CN103238213A CN2012800024791A CN201280002479A CN103238213A CN 103238213 A CN103238213 A CN 103238213A CN 2012800024791 A CN2012800024791 A CN 2012800024791A CN 201280002479 A CN201280002479 A CN 201280002479A CN 103238213 A CN103238213 A CN 103238213A
- Authority
- CN
- China
- Prior art keywords
- naked core
- group
- semiconductor naked
- semiconductor
- limit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 459
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 description 55
- 238000005452 bending Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 208000037656 Respiratory Sounds Diseases 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
一种半导体装置包括:基板;和堆叠在基板上方的至少两组半导体裸芯。每组半导体裸芯至少包括底部半导体裸芯和顶部半导体裸芯。每个半导体裸芯包括沿每个半导体裸芯的第一边排列的至少一个键合垫。至少两组半导体裸芯包括下置的半导体裸芯组和上置的半导体裸芯组。下置组的底部半导体裸芯设置于基板上且上置组的底部半导体裸芯直接设置于下置组的顶部半导体裸芯上。在每个组内,顶部半导体裸芯的第一边在第一方向从底部半导体裸芯的第一边偏置了组偏置长度。上置的半导体裸芯组的底部半导体裸芯的第一边在第一方向从下置组的底部半导体裸芯的第一边平移了平移长度Lshift。下置组的组偏置长度Lgoffset大于或等于上置组的平移长度Lshift。
Description
技术领域
本技术涉及半导体装置。
背景技术
消费者对于具有增加的功能性的小型产品的需求继续驱动着半导体工业来提供半导体装置的高密度封装。半导体装置的这样的高密度封装可以通过将多个半导体裸芯堆叠在共同的基板上,进行引线键合且用模制化合物将它们包封在单个封装体中来实现。堆叠的裸芯封装体可以具有各种结构。图1和图2是显示具有堆叠的裸芯结构的这样的半导体装置的两个简化的结构。在图1和图2中,为了清楚起见,没有示出引线键合结构和模制化合物。
如图1所示,半导体装置100包括基板110和堆叠在基板110上的四个半导体裸芯120-150。半导体裸芯120包括沿半导体裸芯120的左边设置的至少一个键合垫124。相似地,每个半导体裸芯130-150包括沿相应的半导体裸芯130-150的左边设置的至少一个键合垫134-54。
如图1所示,半导体裸芯120经由粘接剂层160(比如裸芯贴附膜)直接贴附在基板110上。半导体裸芯130经由粘接剂层160贴附在半导体裸芯120上且半导体裸芯130的左边在第一方向x从半导体裸芯120的左边偏置了一偏置长度Lshift。相似地,半导体裸芯140经由粘接剂层160贴附在半导体裸芯130上且半导体裸芯140的左边在第一方向x从半导体裸芯130的左边偏置了相同的偏置长度Lshift。另外,半导体裸芯150经由粘接剂层160贴附在半导体裸芯140上,且半导体裸芯150的左边在第一方向x从半导体裸芯140的左边偏置了相同的偏置长度Lshift。以该方式,半导体裸芯120-150以总体台阶状形状顺序堆叠,从而半导体120-140的键合垫124-144被暴露且可进行随后的引线键合工艺。另外,半导体裸芯120-150的相应的键合垫124-154彼此靠近布置,从而减小半导体装置100中的引线布局的总长度。然而,图1所示的这样的结构在基板上占据了相当大的面积。例如,设定半导体裸芯120-150的每个在第一方向x上具有相同的尺寸,半导体裸芯120-150在第一方向x上在基板110上投影的足印长度Lfootprint可以被计算为Lfootprint=3×Lshift+Ldie,其中Ldie指的是单个半导体裸芯在第一方向x上在基板上投影的长度。
相比较而言,如图2所示的包括基板210和半导体裸芯220-250的半导体装置200所堆叠的结构与图1所示的结构不同。与半导体装置100类似,半导体裸芯220-250的每个分别具有沿相应的半导体裸芯220-250的左边设置的至少一个键合垫224-254。然而,半导体裸芯220-250被分为下置的第一组G1和上置的第二组G2。第一组G1包括底部半导体裸芯220和顶部半导体裸芯230,且半导体裸芯230的左边在第一方向x上从半导体裸芯220的左边偏置了一偏置长度Lshift。类似地,第二组G2包括底部半导体裸芯240和顶部半导体裸芯250,且半导体裸芯250的左边在第一方向x上从半导体裸芯240的左边偏置了一偏置长度Lshift。第一组G1和第二组G2以垂直堆叠的结构堆叠并对准。
以该方式,图2所示的结构中的半导体裸芯220-250比图1所示的结构中半导体裸芯120-150在基板上占据了更少的面积。例如,设定半导体裸芯220-250的每个在第一方向x上具有相同的尺寸,半导体裸芯220-250在第一方向x上在基板210上投影的足印长度Lfootprint可以被计算为Lfootprint=Lshift+Ldie,,这要小于半导体裸芯120-150在第一方向x上在基板110上投影的足印长度Lfootprint。因此,半导体装置200比半导体装置100更紧凑。
图3A到图3B是显示半导体装置200的制造方法的示意侧视图。如图3A所示,第一组G1的底部半导体裸芯220经由比如裸芯贴附膜的粘接剂层260直接贴附到基板210上。第一组G1的顶部半导体裸芯230经由粘接剂层260贴附到底部半导体裸芯220上。半导体裸芯230的左边在第一方向x从半导体裸芯220的左边偏置了一偏置长度Loffset,从而暴露了半导体裸芯220上的键合垫224。
然后如图3B所示,使用键合引线270进行引线键合工艺来将对应的键合垫224和键合垫234电连接。形成于键合垫224和234上的引线键合结构没有详细显示。
接下来,如图3C所示,第二组G2的底部半导体裸芯240经由粘接剂层260贴附到第一组G1的顶部半导体裸芯230上。在先形成的键合引线270可以部分地嵌入粘接剂层260中。半导体裸芯240的左边与第一组G1的底部半导体裸芯220的左边垂直对齐。第二组G2的顶部半导体裸芯250经由粘接剂层260贴附到底部半导体裸芯240上。半导体裸芯250的左边也在第一方向x从半导体裸芯240的左边偏置了与第一组G1相同的偏置长度Loffset,从而暴露了半导体裸芯240上的键合垫244。
然后使用键合引线270进行引线键合工艺来将对应的键合垫244和键合垫254电连接。通过称为劈刀的针状分配工具290可以进行引线键合工艺,劈刀290具有供给引线270的中心空腔。如图3D所示,劈刀290在引线键合工艺期间在键合垫244上施加力F。因为半导体裸芯240的键合垫244悬于半导体裸芯230的左边之上,这样的力F在半导体裸芯240上引起了弯曲应力σ。该应力σ可以用以下的等式表达:
其中F是施加到键合垫240上的力,L是悬置距离Doverhang,键合垫240的中心在与第一方向x相反的方向(即如图3D所示的负x方向)上从半导体裸芯230的左边偏置了Doverhang,t是z方向上的半导体裸芯240的厚度,且b是半导体裸芯240在垂直于图3D的图的y方向上的宽度。为了减小否则将可能导致在半导体裸芯240中的比如裸芯破裂或裸芯裂纹的缺陷的应力σ,需要减小在半导体装置200中的悬置距离Doverhang。
附图说明
图1是示出了常规半导体装置的示意性侧视图。
图2是示出另一常规半导体装置的示意性侧视图。
图3A到图3D是示出图2所示的半导体装置的制造方法的示意性侧视图。
图4A和图4B是根据本技术的第一实施例的半导体装置的示意性侧视图和平面图。
图5A至5E是示出图4A和4B的半导体装置的制造方法的示意性侧视图。
图6是根据本技术的第二实施例的半导体装置的示意性侧视图。
图7是根据本技术的第三实施例的半导体装置的示意性侧视图。
图8是根据本技术的第四实施例的半导体装置的示意性侧视图。
图9是根据本技术的第五实施例的半导体装置的示意性侧视图。
具体实施方法
现将参考图4A到图9描述实施例,其涉及了半导体装置。可以理解本技术可以以许多不同的形式实现且不应解释为限于本文所阐述的实施例。而是,这些实施例被提供,使得本公开将是充分和完整的,且将该技术完全传递给本领域的技术人员。本技术旨在覆盖这些实施例的替换、修改和等同物,这些实施例被包括在由所附权利要求界定的本技术的范围和精神内。另外,在本技术的所附详细说明中,阐述了许多特定的细节,以提供本技术的完整理解。然而,对于本领域技术人员而言清楚的是,本技术可以在没有这样的特定细节的情况下被实现。
术语“左”、“右”、“顶部”、“底部”、“上置”、“下置”、“垂直”和/或“横向”在本文中仅为了方便和说明的目的而使用,且不旨在限制本技术的描述,而所指称的项目可以在位置上交换。贯穿本申请中的图,为了清晰和简单起见,没有显示引线键合结构和模制化合物。
图4A和图4B分别是根据本技术的第一实施例的半导体装置1000的示意性侧视图和平面图。
半导体装置1000包括基板1010和四个半导体裸芯1100-1400。基板1010例如具有基本矩形的轮廓,如图5B的平面图所示。半导体裸芯1100-1400可以具有基本相同的矩形轮廓,其长边和短边分别平行于基板1010的长边和短边。半导体裸芯1100-1400的每个包括沿各半导体裸芯的短边排列的至少一个键合垫1104-1404。在各半导体裸芯上有多个键合垫的情形,键合垫相对于各半导体裸芯的左边的距离相同。
半导体裸芯1100-1400可被分为下置的第一组G1和上置的第二组G2。第一组G1包括底部半导体裸芯1100和顶部半导体裸芯1200,底部半导体裸芯1100经由比如裸芯贴附膜的粘接剂层1060直接贴附到基板1010上。顶部半导体裸芯1200经由粘接剂层1060贴附到底部半导体裸芯1100上,且半导体裸芯1200的左边在第一方向x上从半导体裸芯1100的左边偏置了组偏置长度Lgoffset。相应的键合垫1104和键合垫1204通过键合引线1070电连接。第二组G2包括底部半导体裸芯1300和顶部半导体裸芯1400,底部半导体裸芯1300经由粘接剂层1060直接贴附到下置的第一组G1的顶部半导体裸芯1200上。顶部半导体裸芯1400经由粘接剂层1060贴附到底部半导体裸芯1300上,且半导体裸芯1400的左边在第一方向x上从半导体裸芯1300的左边偏置了组偏置长度Lgoffset。相应的键合垫1304和键合垫1404通过键合引线1070电连接。
因为在第一组G1和第二组G2中仅有两个半导体裸芯,在第一组G1和第二组G2中的顶部半导体裸芯的左边到底部半导体裸芯的左边的组偏置长度Lgoffset等于各组内的两个相邻半导体裸芯之间的偏置长度Loffset。
与图2所示的半导体装置200不同,第一组G1和第二组G2在半导体装置1000中没有垂直对准,而是上置的第二组G2的底部半导体裸芯1300的左边在第一方向x从下置的第一组G1的底部半导体裸芯1100的左边偏置了平移长度Lshift。如图4A所示,第一组G1的组偏置长度Lgoffset大于第二组G2的平移长度Lshift。在其他实施例中,第一组G1的组偏置长度Lgoffset等于第二组G2的平移长度Lshift,从而上置的第二组G2的底部半导体裸芯1300的左边与下置的第一组G1的顶部半导体裸芯1200的左边垂直对准。由于下置组的组偏置长度Lgoffset大于或等于上置组的平移长度Lshift,与常规半导体装置200的垂直的裸芯堆叠结构相比,根据本技术的半导体装置1000具有倾斜裸芯堆叠结构。
在半导体装置1000中,第一组G1和第二组G2在基板1010上投影的足印长度Lfootprint在基板1010上取中,在基板1010的左边和右边具有相同的间隙长度Lgap,从而有助于半导体装置1000的随后的模制工艺。根据本技术的第一实施例的半导体装置1000的进一步的细节和优点将参考如图5A-图5E所示的半导体装置1000的制造方法来讨论。
如图5A所示,基板1010包括比如印刷电路板(PCB)的布线板,其在绝缘树脂主体的两侧上和绝缘树脂主体内均设置有布线网络(未显示),绝缘树脂尤其使用了玻璃环氧树脂,BT(双马来酰亚胺三嗪)树脂等。
接下来,如图5B所示,第一组G1的底部半导体裸芯1100经由比如裸芯贴附膜的粘接剂层1060直接贴附到基板1010上。第一组G1的顶部半导体裸芯1200经由粘接剂层1060贴附到底部半导体裸芯1100上。半导体裸芯1200的左边在第一方向x上从半导体裸芯1100的左边偏置了组偏置长度Lgoffset,从而暴露半导体裸芯1100上的键合垫1104。
接下来,如图5C所示,使用键合引线1070进行电连接相应的键合垫1104和键合垫1204的引线键合工艺。形成于键合垫1104和1204上的引线键合结构没有详细显示。引线键合结构可以为球键合(ball bond)、楔键合(wedge bond)或本领域已知的其他引线键合结构的形式。
接下来,如图5D所示,第二组G2的底部半导体裸芯1300经由粘接剂层1060贴附到第一组G1的顶部半导体裸芯1200上。在先形成的键合引线1070可以部分地嵌入粘接剂层1060中,该粘接剂层1060可以为DAF或引线嵌入膜(wire embedded film)。半导体裸芯1300的左边在第一方向x上从第一组G1的底部半导体裸芯1100的左边偏置了平移长度Lshift。第二组G2的顶部半导体裸芯1400经由粘接剂层1060贴附到底部半导体裸芯1300上。半导体裸芯1400的左边在第一方向x上从半导体裸芯1300的左边偏置了与第一组G1的相同的组偏置长度Lgoffset,从而暴露半导体裸芯1300上的键合垫1304。第一组G1的组偏置长度Lgoffset大于或等于第二组G2的平移长度Lshift。
接下来,如图5E所示,使用键合引线1070进行电连接相应的键合垫1304和键合垫1404的引线键合工艺。该引线键合工艺可以通过劈刀1090进行。如图5E所示,在引线键合工艺过程中劈刀1090在键合垫1304上施加力F。因为半导体裸芯1300的键合垫1304在半导体裸芯1200的左边上悬置,这样的力F在半导体裸芯1300上引起弯曲应力σ。根据等式(1),弯曲应力σ正比于悬置距离Doverhang,因此期望减小Doverhang来减小该应力,否则该应力可能在半导体裸芯1300中引起比如裸芯破裂或裸芯裂纹的缺陷。因为第二组G1相对于第二组G2在第一方向x平移了平移长度Lshift,与半导体装置200相比,减小了半导体装置1100的Doverhang。一方面,因为上置的第二组G2的底部半导体裸芯1300在第一方向x上平移,随着平移长度Lshift的增加,Doverhang可以被进一步减小。在第二组G2的平移长度Lshift等于第一组G1的偏置长度Lgoffset的情形,在半导体裸芯1300的键合垫1304的下方没有悬空,且Doverhang为零,因此在引线键合工艺过程中在键合垫1304上没有弯曲应力,从而避免了比如裸芯破裂或裂纹的缺陷。这样可以改善具有堆叠结构的半导体装置的良率。另一方面,由半导体裸芯1100-400在基板1010上占据的面积随着平移长度Lshift的增加而增加。例如,半导体裸芯1100-1400在基板1010上在第一方向x上的足印长度Lfootprint随着平移长度Lshift的增加而增加。因此,上置组G2的平移长度Lshift可以相应地进行调整以实现适当的折中。
在以上所示的实施例中,在各半导体裸芯上的相应的键合垫之间连接了键合引线。如本文所使用的,“相应的”键合垫指的是在不同半导体裸芯上沿包括该键合垫的半导体裸芯的一边彼此对准的键合垫。然而,在其他实施例中,键合引线也可以在各半导体裸芯上的斜向的裸芯键合垫之间连接。另外,虽然上述的实施例显示了相邻裸芯之间的引线键合,可以理解的是键合引线也可用于在非相邻的裸芯上的对应裸芯键合垫之间连接,或者在同一组内的非相邻的裸芯上的斜向的裸芯键合垫之间连接。
图6是根据本技术的第二实施例的半导体装置2000的示意性侧视图。半导体装置2000包括基板2010和分为四组G1-G4的八个半导体裸芯2100-2800。第一组G1包括底部半导体裸芯2100和顶部半导体裸芯2200,底部半导体裸芯2100经由比如裸芯贴附膜的粘接剂层2060直接贴附到基板2010上。顶部半导体裸芯2200经由粘接剂层2060贴附到底部半导体裸芯2100上,且半导体裸芯2200的左边在第一方向x上从半导体裸芯2100的左边偏置了组偏置长度Lgoffset。半导体裸芯2100和键合垫2200的相应的键合垫通过键合引线2070电连接。第二组G2包括底部半导体裸芯2300和顶部半导体裸芯2400,底部半导体裸芯2300经由粘接剂层2060直接贴附到第一组G1的顶部半导体裸芯2200上。顶部半导体裸芯2400经由粘接剂层2060贴附到底部半导体裸芯2300上,且半导体裸芯2400的左边在第一方向x上从半导体裸芯2300的左边偏置了组偏置长度Lgoffset。半导体裸芯2300和2400的相应的键合垫通过键合引线2070电连接。第三组G3包括底部半导体裸芯2500和顶部半导体裸芯2600,底部半导体裸芯2500经由粘接剂层2060直接贴附到第二组G2的顶部半导体裸芯2400上。顶部半导体裸芯2600经由粘接剂层2060贴附到底部半导体裸芯2500上,且半导体裸芯2400的左边在第一方向x上从半导体裸芯2300的左边偏置了组偏置长度Lgoffset。半导体裸芯2500和2600的相应的键合垫通过键合引线2070电连接。第四组G4包括底部半导体裸芯2700和顶部半导体裸芯2800,底部半导体裸芯2700经由粘接剂层2060直接贴附到第三组G3的顶部半导体裸芯2600上。顶部半导体裸芯2800经由粘接剂层2060贴附到底部半导体裸芯2700上,且半导体裸芯2800的左边在第一方向x上从半导体裸芯2700的左边偏置了组偏置长度Lgoffset。半导体裸芯2700和2800的相应的键合垫通过键合引线2070电连接。
在半导体装置2000中,第二组G2的底部半导体裸芯2300的左边在第一方向x从第一组G1的底部半导体裸芯2100的左边偏置了平移长度Lshift。以相同的方式,第三组G3的底部半导体裸芯2500的左边在第一方向x从第二组G2的底部半导体裸芯2300的左边偏置了平移长度Lshift,且第四组G4的底部半导体裸芯2700的左边在第一方向x从第二组G1的底部半导体裸芯2500的左边偏置了平移长度Lshift。。
对于半导体装置2000中的每对相邻的上置组和下置组,下置组的组偏置长度Lgoffset大于或等于上置组的平移长度Lshift。例如,下置组G2的组偏置长度Lgoffset大于或等于上置组G3的平移长度Lshift。半导体装置2000的其他方面和细节与半导体装置1000基本相同,因此在此省略以避免冗余。需要注意的是,对于根据本技术的第二实施例实施的具有八个半导体裸芯的典型的微SDTM封装,图6所示的半导体裸芯的悬置长度Doverhang可以被减小达到25%,而半导体装置的良率可以提高超过7%。
图7是根据本技术的第三实施例的半导体装置3000的示意性侧视图。半导体装置3000与半导体装置2000基本相同,除了第一到第四组半导体裸芯G1到G4的每个均包括三个半导体裸芯,即底部半导体裸芯、中间半导体裸芯和顶部半导体裸芯。在半导体裸芯的每组内,顶部半导体裸芯的左边从底部半导体裸芯偏置了组偏置长度Lgoffset,其是组内的相邻裸芯的偏置长度Loffset之和。例如,G4的组偏置长度是中间半导体裸芯相对于底部半导体裸芯的偏置长度Loffset和顶部半导体裸芯相对于中间半导体裸芯的偏置长度Loffset之和。
对于半导体装置3000中的每对相邻的上置组和下置组,下置组的组偏置长度Lgoffset大于或等于上置组的平移长度Lshift。例如,下置组G2的组偏置长度Lgoffset大于或等于上置组G3的平移长度Lshift。半导体装置3000的其他方面和细节与半导体装置2000基本相同,因此在此省略以避免冗余。根据本技术的半导体装置在每组中可以包括两个以上的半导体裸芯。
图8是根据本技术的第四实施例的半导体装置4000的示意性侧视图。半导体装置4000与半导体装置2000基本相同,除了半导体装置4000中的组G1-G4包括不同数量的半导体裸芯。如图8所示,第一组G1和第四组G4各包括两个半导体裸芯,且第二组G2和第三组G3各包括三个半导体裸芯。
对于半导体装置4000中的每对相邻的上置组和下置组,下置组的组偏置长度Lgoffset大于或等于上置组的平移长度Lshift。例如,下置组G2的组偏置长度Lgoffset大于或等于上置组G3的平移长度Lshift。另外,下置的半导体裸芯组的底部半导体裸芯的所有键合垫的悬置距离Doverhang一致。例如,第二组G2的底部半导体裸芯的键合垫的Doverhang、第三组G3的底部半导体裸芯的键合垫的Doverhang和第四组G4的底部半导体裸芯的键合垫的Doverhang一致。在该情形,在随后的引线键合工艺过程中,劈刀可以在组G2-G4的各底部半导体上施加一致的力,从而组G2-G4的各底部半导体裸芯受到一致的弯曲应力。以该方式,在半导体装置4000的引线键合工艺过程中不需要调整工艺参数,这减小了成本并改善了产量。半导体装置4000的其他方面和细节与半导体装置2000基本相同,因此在此省略以避免冗余。
图9是根据本技术的第五实施例的半导体装置5000的示意性侧视图。为了更好的图示在图9中没有示出引线键合结构。半导体装置5000包括基板5010和被分为下置的第一组G1和上置的第二组G2的四个半导体裸芯5100-5400。每个半导体裸芯包括沿每个半导体裸芯的第一边排列的至少一个第一键合垫和沿每个半导体裸芯的第二边排列的至少一个第二键合垫。第一边相邻于第二边且第一边基本垂直于第二边。例如,半导体裸芯5400包括沿半导体裸芯5400的左边排列的第一键合垫5404和沿半导体裸芯5400的下边排列的第二键合垫5414,如图9所示。半导体裸芯5400的下边和左边为相邻边且基本彼此垂直。。
第一组G1包括底部半导体裸芯5100和顶部半导体裸芯5200,底部半导体裸芯5100直接贴附到基板5010上。顶部半导体裸芯5200贴附到底部半导体裸芯5100上。半导体裸芯5200的左边在第一方向x上从半导体裸芯5100的左边偏置了第一组偏置长度Lxgoffset。半导体裸芯5200的下边在第二方向y上从半导体裸芯5100的下边偏置了第二组偏置长度Lygoffset。第二方向y基本垂直于第一方向x。
第二组G2包括底部半导体裸芯5300和顶部半导体裸芯5400,底部半导体裸芯5300直接贴附到下置的第一组G1的顶部半导体裸芯5200上。顶部半导体裸芯5400贴附到底部半导体裸芯5300上。半导体裸芯5240的左边在第一方向x上从半导体裸芯5300的左边偏置了第一组偏置长度Lxgoffset。半导体裸芯5400的下边在第二方向y上从半导体裸芯5300的下边偏置了第二组偏置长度Lygoffset。
如图9所示,第二组G2在第一方向x和第二方向y从第一组G1偏置。即,上置的第二组G2的底部半导体裸芯5300的左边在第一方向x从下置的第一组G1的底部半导体裸芯5100的左边平移了第一平移长度Lxshift,且上置的第二组G2的底部半导体裸芯5300的下边在第二方向y从下置的第一组G1的底部半导体裸芯5100的下边平移了第二平移长度Lyshift。第一组G1的第一组偏置长度Lxgoffset大于或等于第二组G2的第一平移长度Lxshift,第一组G1的第二组偏置长度Lygoffset大于或等于第二组G2的第二平移长度Lyshift。半导体装置5000的其他方面和细节与半导体装置2000基本相同,因此在此省略以避免冗余。
根据本技术的具有倾斜裸芯堆叠体的半导体装置使得能够改善良率,特别在引线键合工艺过程中。
在一方面,本技术涉及一种半导体装置。该半导体装置包括:基板;和堆叠在基板上方的至少两组半导体裸芯。每组半导体裸芯至少包括底部半导体裸芯和顶部半导体裸芯。至少两组半导体裸芯中的每个半导体裸芯包括沿每个半导体裸芯的第一边排列的至少一个键合垫。至少两组半导体裸芯中包括下置的半导体裸芯组和上置的半导体裸芯组。上置的半导体裸芯组的底部半导体裸芯直接设置于下置的半导体裸芯组的顶部半导体裸芯上。在每个半导体裸芯组内,顶部半导体裸芯的第一边在第一方向从底部半导体裸芯的第一边偏置了组偏置长度Lgoffset。在上置的半导体裸芯组和下置的半导体裸芯组之间,上置的半导体裸芯组的底部半导体裸芯的第一边在第一方向从下置的半导体裸芯组的底部半导体裸芯的第一边平移了平移长度Lshift。下置的半导体裸芯组的组偏置长度Lgoffset大于或等于上置的半导体裸芯组的平移长度Lshift。
在实施例中,上置组的底部半导体裸芯的键合垫的中心在与第一方向相反的方向上从下置组的顶部半导体裸芯的第一边偏置了悬置距离。上置的半导体裸芯组的底部半导体裸芯的所有键合垫的悬置距离一致。至少两组半导体裸芯在基板上的投影的足印长度在基板上在第一方向上取中。
在另一方面,本技术涉及一种半导体装置。该半导体装置包括基板和堆叠在基板上方的至少两组半导体裸芯。每组半导体裸芯至少包括底部半导体裸芯和顶部半导体裸芯。至少两组半导体裸芯中的每个半导体裸芯还包括沿每个半导体裸芯的第一边排列的至少一个第一键合垫,和沿每个半导体裸芯的第二边排列的至少一个第二键合垫,第一边与第二边相邻且第一边基本垂直于第二边。至少两组半导体裸芯包括下置的半导体裸芯组和上置的半导体裸芯组,上置的半导体裸芯组的底部半导体裸芯直接设置于下置的半导体裸芯组的顶部半导体裸芯上。在每个半导体裸芯组内,顶部半导体裸芯的第一边在第一方向从底部半导体裸芯的第一边偏置了第一组偏置长度Lxgoffset,顶部半导体裸芯的第二边在第二方向从底部半导体裸芯的第二边偏置了组偏置长度Lygoffset。第一方向基本垂直于第二方向。在上置的半导体裸芯组和下置的半导体裸芯组之间,上置的半导体裸芯组的底部半导体裸芯的第一边在第一方向从下置的半导体裸芯组的底部半导体裸芯的第一边平移了第一平移长度Lxshift,上置的半导体裸芯组的底部半导体裸芯的第二边在第二方向从下置的半导体裸芯组的底部半导体裸芯的第二边平移了第二平移长度Lyshift。下置的半导体裸芯组的第一组偏置长度Lxgoffset大于或等于上置的半导体裸芯组的第一平移长度Lxshift,且下置的半导体裸芯组的第二组偏置长度Lygoffset大于或等于上置的半导体裸芯组的第一平移长度Lyshift。
在实施例中,上置组的底部半导体裸芯的第一键合垫在与第一方向相反的方向上从上置组的顶部半导体裸芯的第一边偏置了第一悬置距离,上置的半导体裸芯组的底部半导体裸芯的第二键合垫在与第二方向相反的方向上从下置组的顶部半导体裸芯的第一边偏置了第二悬置距离。上置的半导体裸芯组的底部半导体裸芯的所有键合垫的第一悬置距离一致,且上置的半导体裸芯组的底部半导体裸芯的所有键合垫的第二悬置距离一致。
本技术的前述的说明书为了示出和描述的目的被呈现。其不旨在是穷举的,或限制本技术于所公开的准确形式。根据以上的教导许多修改和变化是可能的。所述实施例被选择从而最好解释本技术及其实际应用的原理,由此使得本领域的技术人员在各个实施例中以及适于所考虑的特定用途的修改而最好地利用本技术。本技术的范围旨在由所附的权利要求限定。
Claims (7)
1.一种半导体装置,包括:
基板;和
堆叠在所述基板上方的至少两组半导体裸芯,每组半导体裸芯至少包括底部半导体裸芯和顶部半导体裸芯,所述至少两组半导体裸芯包括下置的半导体裸芯组和上置的半导体裸芯组,所述上置的半导体裸芯组的底部半导体裸芯直接设置于所述的下置的半导体裸芯组的顶部半导体裸芯上,
所述至少两组半导体裸芯中的每个半导体裸芯包括沿每个半导体裸芯的第一边排列的至少一个键合垫,
其中在每个半导体裸芯组内,顶部半导体裸芯的第一边在第一方向从所述底部半导体裸芯的第一边偏置了组偏置长度Lgoffset,
其中在所述上置的半导体裸芯组和所述下置的半导体裸芯组之间,所述上置的半导体裸芯组的底部半导体裸芯的第一边在第一方向从所述下置的半导体裸芯组的底部半导体裸芯的第一边平移了平移长度Lshift,且
其中所述下置的半导体裸芯组的组偏置长度Lgoffset大于或等于所述上置的半导体裸芯组的平移长度Lshift。
2.如权利要求1所述的半导体装置,其中所述上置的半导体裸芯组的底部半导体裸芯的键合垫的中心在与所述第一方向相反的方向上从所述下置的半导体裸芯组的顶部半导体裸芯的第一边偏置了悬置距离。
3.如权利要求2所述的半导体装置,其中所述上置的半导体裸芯组的底部半导体裸芯的所有键合垫的悬置距离一致。
4.如权利要求1所述的半导体装置,其中所述至少两组半导体裸芯在所述基板上的投影的足印长度在所述基板上在第一方向上取中。
5.一种半导体装置,包括:
基板;和
堆叠在所述基板上方的至少两组半导体裸芯,每组半导体裸芯至少包括底部半导体裸芯和顶部半导体裸芯,所述至少两组半导体裸芯包括下置的半导体裸芯组和上置的半导体裸芯组,所述上置的半导体裸芯组的底部半导体裸芯直接设置于所述的下置的半导体裸芯组的顶部半导体裸芯上,
所述至少两组半导体裸芯中的每个半导体裸芯还包括沿每个半导体裸芯的第一边排列的至少一个第一键合垫,和沿每个半导体裸芯的第二边排列的至少一个第二键合垫,所述第一边与所述第二边相邻且所述第一边基本垂直于所述第二边,
其中在每个半导体裸芯组内,所述顶部半导体裸芯的第一边在第一方向从所述底部半导体裸芯的第一边偏置了第一组偏置长度Lxgoffset,所述顶部半导体裸芯的第二边在第二方向从所述底部半导体裸芯的第二边偏置了第二组偏置长度Lygoffset,所述第一方向基本垂直于所述第二方向;
其中在所述上置的半导体裸芯组和所述下置的半导体裸芯组之间,所述上置的半导体裸芯组的底部半导体裸芯的第一边在第一方向从所述下置的半导体裸芯组的底部半导体裸芯的第一边平移了第一平移长度Lxshift,所述上置的半导体裸芯组的底部半导体裸芯的第二边在第二方向从所述下置的半导体裸芯组的底部半导体裸芯的第二边平移了第二平移长度Lyshift,且
其中所述下置的半导体裸芯组的第一组偏置长度Lxgoffset大于或等于所述上置的半导体裸芯组的第一平移长度Lxshift,且所述下置的半导体裸芯组的第二组偏置长度Lygoffset大于或等于所述上置的半导体裸芯组的第二平移长度Lyshift。
6.如权利要求5所述的半导体装置,其中所述上置的半导体裸芯组的底部半导体裸芯的第一键合垫的中心在与所述第一方向相反的方向上从所述上置组的顶部半导体裸芯的第一边偏置了第一悬置距离,所述上置组的底部半导体裸芯的第二键合垫的中心在与所述第二方向相反的方向上从所述下置组的顶部半导体裸芯的第一边偏置了第二悬置距离。
7.如权利要求6所述的半导体装置,其中所述上置的半导体裸芯组的底部半导体裸芯的所有键合垫的第一悬置距离一致,且所述上置的半导体裸芯组的底部半导体裸芯的所有键合垫的第二悬置距离一致。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2012/074255 WO2013155681A1 (en) | 2012-04-18 | 2012-04-18 | Slope die stack |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103238213A true CN103238213A (zh) | 2013-08-07 |
CN103238213B CN103238213B (zh) | 2016-03-16 |
Family
ID=48885443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280002479.1A Expired - Fee Related CN103238213B (zh) | 2012-04-18 | 2012-04-18 | 倾斜裸芯堆叠体 |
Country Status (3)
Country | Link |
---|---|
CN (1) | CN103238213B (zh) |
TW (1) | TW201401481A (zh) |
WO (1) | WO2013155681A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108878398A (zh) * | 2017-05-16 | 2018-11-23 | 晟碟半导体(上海)有限公司 | 包括导电凸块互连的半导体器件 |
CN117163733A (zh) * | 2023-11-02 | 2023-12-05 | 南安市恒发纸品包装有限公司 | 一种瓦楞纸板码垛装置及方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10811392B2 (en) * | 2019-02-27 | 2020-10-20 | Western Digital Technologies, Inc. | TSV semiconductor device including two-dimensional shift |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080138933A1 (en) * | 2005-05-06 | 2008-06-12 | Yuichi Yoshida | Method of making semiconductor device |
CN101236962A (zh) * | 2007-01-31 | 2008-08-06 | 矽品精密工业股份有限公司 | 多芯片堆叠结构及其制法 |
CN101364593A (zh) * | 2007-08-09 | 2009-02-11 | 南茂科技股份有限公司 | 导线架中具有多段式汇流条的交错偏移堆叠封装结构 |
US20110193213A1 (en) * | 2010-02-05 | 2011-08-11 | Hynix Semiconductor Inc. | Stacked semiconductor package |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7592691B2 (en) * | 2006-09-01 | 2009-09-22 | Micron Technology, Inc. | High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies |
CN100505247C (zh) * | 2006-12-01 | 2009-06-24 | 南茂科技股份有限公司 | 导线架的内引脚具有金属焊垫的堆叠式芯片封装结构 |
-
2012
- 2012-04-18 WO PCT/CN2012/074255 patent/WO2013155681A1/en active Application Filing
- 2012-04-18 CN CN201280002479.1A patent/CN103238213B/zh not_active Expired - Fee Related
-
2013
- 2013-04-03 TW TW102112218A patent/TW201401481A/zh unknown
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080138933A1 (en) * | 2005-05-06 | 2008-06-12 | Yuichi Yoshida | Method of making semiconductor device |
CN101236962A (zh) * | 2007-01-31 | 2008-08-06 | 矽品精密工业股份有限公司 | 多芯片堆叠结构及其制法 |
CN101364593A (zh) * | 2007-08-09 | 2009-02-11 | 南茂科技股份有限公司 | 导线架中具有多段式汇流条的交错偏移堆叠封装结构 |
US20110193213A1 (en) * | 2010-02-05 | 2011-08-11 | Hynix Semiconductor Inc. | Stacked semiconductor package |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108878398A (zh) * | 2017-05-16 | 2018-11-23 | 晟碟半导体(上海)有限公司 | 包括导电凸块互连的半导体器件 |
CN108878398B (zh) * | 2017-05-16 | 2020-07-21 | 晟碟半导体(上海)有限公司 | 包括导电凸块互连的半导体器件 |
CN117163733A (zh) * | 2023-11-02 | 2023-12-05 | 南安市恒发纸品包装有限公司 | 一种瓦楞纸板码垛装置及方法 |
CN117163733B (zh) * | 2023-11-02 | 2024-02-23 | 南安市恒发纸品包装有限公司 | 一种瓦楞纸板码垛装置及方法 |
Also Published As
Publication number | Publication date |
---|---|
TW201401481A (zh) | 2014-01-01 |
CN103238213B (zh) | 2016-03-16 |
WO2013155681A1 (en) | 2013-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1193424C (zh) | 半导体装置 | |
US7705468B2 (en) | Stacked semiconductor package that prevents damage to semiconductor chip when wire-bonding and method for manufacturing the same | |
KR101026488B1 (ko) | 반도체 패키지 | |
WO2011162504A2 (ko) | 적층형 반도체 패키지 | |
CN103000588B (zh) | 芯片封装结构及其制造方法 | |
KR20130007602A (ko) | 오프셋 다이 스태킹의 멀티-칩 패키지 및 그 제조 방법 | |
CN105826209A (zh) | 一种封装结构及其制造方法 | |
KR20140116079A (ko) | 적층된 반도체 디바이스들을 위한 인터포저 | |
CN107634049A (zh) | Fc芯片***堆叠扇出封装结构及其制备方法 | |
CN101383334B (zh) | 引线框架、半导体器件和制造半导体器件的方法 | |
CN103250246A (zh) | 具有线上膜及铜线的薄型多晶片堆迭封装件的方法及*** | |
CN105895624B (zh) | 多芯片堆叠封装结构及其制造方法 | |
CN103238213A (zh) | 倾斜裸芯堆叠体 | |
CN103872004B (zh) | 芯片结构及多芯片堆迭封装 | |
CN102176450A (zh) | 高密度***级封装结构 | |
CN104517924B (zh) | 多芯片堆叠封装结构及其制造方法 | |
CN101236959B (zh) | 多芯片交错堆栈的封装结构 | |
CN102157502B (zh) | ***级封装结构 | |
US11177241B2 (en) | Semiconductor device with top die positioned to reduce die cracking | |
CN101471330B (zh) | 半导体封装结构 | |
CN100559582C (zh) | 芯片堆栈封装结构及其制造方法 | |
CN102176448A (zh) | 扇出***级封装结构 | |
CN101236962A (zh) | 多芯片堆叠结构及其制法 | |
CN104103605A (zh) | 半导体封装件及其制法 | |
CN206584925U (zh) | 多芯片堆叠封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160316 |
|
CF01 | Termination of patent right due to non-payment of annual fee |