CN103220032B - 一种自适应抗多普勒频偏的时间调制阵列天线*** - Google Patents
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Abstract
本发明公开了一种自适应抗多普勒频偏的时间调制阵列天线***，包括天线阵列子***、射频开关网络子***、FPGA控制子***。天线阵列模块由四对相同的印刷偶极子单元1串馈构成；射频开关网络模块由四个一比特移相器2与一个一分四功分器合路器3组成；FPGA控制子***中的FPGA控制板9上集成了单轴加速度计和积分器组成的速度采集单元11来获取当前环境的相对速度信息，经由上述信息计算出对应的移相器2上开关的控制序列，通过控制信号传输线8改变移相器的工作状态。从而通过本发明实现了多普勒频率偏移补偿功能，同时具有自适应优势，控制波束指向指定通信目标，可用于高速铁路通信等领域。
Description
技术领域
本发明属于天线工程技术领域，涉及高速铁路通信技术领域，具体而言，涉及一种自适应抗多普勒频偏的时间调制阵列天线***。
背景技术
近年来，随着高速铁路在全世界范围内特别是在中国的普及，列车上移动设备的无线通信成为了亟待解决的问题。由于现有通信制式以及即将投入使用的下一代通信制式并不能支持列车350km/h甚至今后的500km/h的高速移动，如何使现有的硬件设备支持宽带高速的通信制式成为了高速铁路通信问题研究的一个热点。
高速移动列车的信道特性有（1）多径传播和多径衰落，由于通信环境（包括铁路沿线树木、楼房、山丘等的存在以及起伏地形）持续迅速变化，造成移动台与基站天线通信时接收到的是直射波、反射波和散射波的叠加，呈现莱丝或瑞利衰落信道特征；（2）多普勒频移和多普勒扩展，多普勒频移是由物体的相对运动产生的，与移动台的速度、移动方向，信号载波频率、到达方向有关，根据理论计算，载波频率为2GHz，列车移动速度达到500km/h时，上下行链路频率偏移可达到2MHz；（3）由于越区切换频繁带来的乒乓效应和前向干扰问题，例如当列车运行速度为360km/h，小区大小为50m时，每500ms就要进行一次切换，这对移动台选择基站并建立通信链路提出很高的要求，也对研究新型天线***提出了挑战。
目前的补偿多普勒频偏的方法是通过算法估计多普勒频移量，或者是减少行进过程中产生的多普勒频率偏移量，如中兴公司提出的，专利申请号200810104654.3的中国专利“一种频偏补偿的方法和装置”通过基站对上行信号的多普勒频移进行估计，并将其作为下行信号多普勒频移补偿的参考。或者是类似于日本新干线使用的泄漏电缆，以及法国在高速铁路***中使用的卫星通讯。但目前我国铁路基础设施建设已经比较完善，上述方案意味着巨大的基础设施建设投入或者是对于现有通信***进行大规模的升级甚至重新设计。
发明内容
本发明针对以上问题，提供一种自适应抗多普勒频偏的时间调制阵列天线***，以满足高速铁路通信技术领域的要求。
根据本发明的一个方面，提供一种自适应抗多普勒频偏的时间调制阵列天线***，包括天线阵列子***、射频开关网络子***、FPGA控制子***，其中：
天线阵列子***包括四阵元印刷偶极子天线阵列单元1，所有天线阵列单元1平行于馈线轴向排布，间距半个介质波长；
射频开关网络子***包括一比特移相器2、一分四功分器合路器3、双工器7、射频信号输入接口5、射频信号输出接口6，一分四功分器合路器3的四个出口端各自通过一个一比特移相器2分别连接四阵元印刷偶极子天线阵列单元1中的一个天线阵列单元，一分四功分器合路器3的入口端与双工器7相连，双工器7连接射频信号输入接口5和射频信号输出接口4；
FPGA控制子***包括FPGA控制板9、耦合小信号输出接口6、FPGA信号输入接口10、FPGA电源接口12、速度采集单元11、控制信号传输线8，耦合小信号输出接口6、FPGA信号输入接口10、FPGA电源接口12连接FPGA控制板9，速度采集单元11通过控制信号传输线8连接一比特移相器2，速度采集单元11用于获取当前环境的相对速度信息，FPGA控制板9根据当前环境的相对速度信息计算出对应的一比特移相器2上开关的控制序列，然后通过控制信号传输线8改变一比特移相器2的工作状态，FPGA信号输入接口10用于接收来源于基带所提供的时分复用控制信号。
优选地，在发射流程开始时，天线阵列子***需要把基带封装好的射频信号进行信号调制，从而对多普勒频率偏移提供补偿，借此来抵消在高铁行进过程中，自身的速度对发送给基站的信号的影响；即当处于发射状态时，来自射频信号输入接口5的射频信号通过双工器7进入一分四功分器合路器3，被等分的射频信号进入各天线阵列单元支路上的一比特移相器2；在来自控制信号传输线8的时间序列的控制下，射频信号被周期性保持或反转，后由四阵元印刷偶极子天线阵列单元1辐射，则基站收到的是多普勒频移补偿后的阵列信号。
优选地，在接收流程进行时，天线阵列子***不仅将波束对准当前位置的最优基站，减少多径数，保障通信；同时把接收到的基站所发射的射频信号进行调制，从而抵消在高铁行进过程中，自身的速度对基站发送的信号产生的多普勒频率偏移带来的影响；并分析所接收到的信号，对列车运行的方向和基站位置改变的趋势作出判断，从而在接下来流程中，提供给一比特移相器2开关时序运算中所需要的信息。因此当***处于接收状态时，因为天线阵列采用定向自适应波束，相比现有全向天线，接收信号径数较少。
优选地，还包括耦合器和DOA模块，其中，双工器7通过射频信号传输线连接耦合器的一端，耦合器的另一端通过DOA模块连接FPGA控制板9，其中，由各个天线阵列单元接收到的信号经一比特移相器2周期性调制，被调制信号经一分四功分器合路器3合路后从双工器7传输至射频信号传输线时，被耦合器耦合出一个小信号传输到DOA模块用于DOA分析。
优选地，一分四功分器合路器3为了得到更准确的频点，采用了3/4λ的阻抗变换线。
优选地，一比特移相器2在控制信号传输线8所传输的时间序列的控制下将射频信号周期性地保持或者180°反转。
优选地，FPGA控制板9在下行链路中对获得的射频信号进行DOA分析，以及通过速速度采集单元11实时获得速度信息，确定时间调制阵列的波束指向以及多普勒频率偏移的补偿值，将多普勒频率偏移的补偿值转化为一比特移相器2的时间控制序列并通过控制信号传输线8传输至一比特移相器2。
与现有技术相比，本发明主要的有益效果体现为如下特征：可以替代现有全向天线的自适应抗多普勒频偏的时间调制阵列天线***。针对高速铁路通信环境有复杂性、多变性的特点，实时将波束指向当前情况下最优基站，并且根据速度信息补偿高速移动环境下的多普勒效应、减小多径效应。在保持天线***较高的增益的情况下，尽可能地精简硬件结构，并且减少乒乓效应的产生，使之能与现行***较好地兼容，减少因为多普勒偏移频率因为跳变所产生的通信中断。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***的三维结构示意图；
图2是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***的***框图；
图3是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***与前方与法向夹角为20°的基站通信时的一比特移相器控制时序；
图4是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***与前方与法向夹角为20°的基站通信时的归一化波束指向图；
图5是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***与前方与法向夹角为20°的基站通信时用以调制射频信号的归一化谐波图；
图6是本发明所提供的自适应抗多普勒频偏的时间调制阵列天线***与前方与法向夹角为20°的基站通信时，当载频为2.6MHz且多普勒频率偏移为1000Hz的情况下，经TMA天线发射后信号的归一化功率谱图。
图中：1为四阵元印刷偶极子天线阵列单元，2为一比特移相器，3为一分四功分器合路器模块，4为射频信号输出接口，5为射频信号输入接口，6为耦合小信号输出接口，7为双工器，8为控制信号传输线，9为FPGA控制板，10为FPGA信号输入接口，11为速度采集单元，12为FPGA电源接口，13为耦合器。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
如图1所示，在本实施实例中，所述自适应抗多普勒频偏的时间调制阵列天线***主要由四阵元印刷偶极子天线阵列单元1、一比特移相器2、功分器合路器模块3、射频信号输出接口4、射频信号输入接口5、耦合小信号输出接口6、双工器7、控制信号传输线8、FPGA控制板9、FPGA信号输入口10、速度获取模块11、FPGA电源输入口12、耦合器13组成。
在本实施实例中，假设基站位于列车前方与法向夹角为20°处时，实施例***框图如图2所示。
所述的一比特移相器2的控制序列如图3所示，其中Tp由公式决定，式中，Tp为单个移相器相位变化的时间周期，c为光速，v为天线***所在的移动台,θ为移动台行进方向与基站的夹角，f为通信信号的载频。
所述的归一化波束指向图如图4所示，在本实施例中目标角度20°偏差大于10°的方向上天线增益小于-10dB。
所述的调制射频信号的归一化谐波图如图5所示。
所述实施实例的多普勒频率偏移补偿结果如图6所示，信号载频的中心频点为2.6MHz，多普勒频率偏移为1000Hz，若该信号通过传统的全向天线发射，则基站收到的信号载频的中心频点为2.61MHz。按照如图3所示的控制时序一比特移相器2周期性保持或者180°反转天线单元1发射的射频信号的相位，对信号进行调制，移动台发射的信号载频如图6所示，中心频点为2.599MHz，则基站收到的信号载频的中心点为2.6MHz，从而消除了多普勒频率偏移的干扰。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。
Claims (6)
1.一种自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，包括天线阵列子***、射频开关网络子***、FPGA控制子***，其中：
天线阵列子***包括四阵元印刷偶极子天线阵列单元(1)，所有天线阵列单元(1)平行于馈线轴向排布，间距半个介质波长；
射频开关网络子***包括一比特移相器(2)、一分四功分器合路器(3)、双工器(7)、射频信号输入接口(5)、射频信号输出接口(6)，一分四功分器合路器(3)的四个出口端各自通过一个一比特移相器(2)分别连接四阵元印刷偶极子天线阵列单元(1)中的一个天线阵列单元，一分四功分器合路器(3)的入口端与双工器(7)相连，双工器(7)连接射频信号输入接口(5)和射频信号输出接口(4)；
FPGA控制子***包括FPGA控制板(9)、耦合小信号输出接口(6)、FPGA信号输入接口(10)、FPGA电源接口(12)、速度采集单元(11)、控制信号传输线(8)，耦合小信号输出接口(6)、FPGA信号输入接口(10)、FPGA电源接口(12)连接FPGA控制板(9)，速度采集单元(11)通过控制信号传输线(8)连接一比特移相器(2)，速度采集单元(11)用于获取当前环境的相对速度信息，FPGA控制板(9)根据当前环境的相对速度信息计算出对应的一比特移相器(2)上开关的控制序列，然后通过控制信号传输线(8)改变一比特移相器(2)的工作状态，FPGA信号输入接口(10)用于接收来源于基带所提供的时分复用控制信号；
还包括耦合器和DOA模块，其中，双工器(7)通过射频信号传输线连接耦合器的一端，耦合器的另一端通过DOA模块连接FPGA控制板(9)，其中，由各个天线阵列单元接收到的信号经一比特移相器(2)周期性调制，被调制信号经一分四功分器合路器(3)合路后从双工器(7)传输至射频信号传输线时，被耦合器耦合出一个小信号传输到DOA模块用于DOA分析。
2.根据权利要求1所述的自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，在发射流程开始时，天线阵列子***需要把基带封装好的射频信号进行信号调制，从而对多普勒频率偏移提供补偿，借此来抵消在高铁行进过程中，自身的速度对发送给基站的信号的影响；即当处于发射状态时，来自射频信号输入接口(5)的射频信号通过双工器(7)进入一分四功分器合路器(3)，被等分的射频信号进入各天线阵列单元支路上的一比特移相器(2)；在来自控制信号传输线(8)的时间序列的控制下，射频信号被周期性保持或反转，后由四阵元印刷偶极子天线阵列单元(1)辐射，则基站收到的是多普勒频移补偿后的阵列信号。
3.根据权利要求1所述的自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，在接收流程进行时，天线阵列子***不仅将波束对准当前位置的最优基站，减少多径数，保障通信；同时把接收到的基站所发射的射频信号进行调制，从而抵消在高铁行进过程中，自身的速度对基站发送的信号产生的多普勒频率偏移带来的影响；并分析所接收到的信号，对列车运行的方向和基站位置改变的趋势作出判断，从而在接下来流程中，提供给一比特移相器(2)开关时序运算中所需要的信息。
4.根据权利要求1所述的自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，一分四功分器合路器(3)采用了3/4λ的阻抗变换线。
5.根据权利要求1所述的自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，一比特移相器(2)在控制信号传输线(8)所传输的时间序列的控制下将射频信号周期性地保持或者180°反转。
6.根据权利要求1所述的自适应抗多普勒频偏的时间调制阵列天线***，其特征在于，FPGA控制板(9)在下行链路中对获得的射频信号进行DOA分析，以及通过速速度采集单元(11)实时获得速度信息，确定时间调制阵列的波束指向以及多普勒频率偏移的补偿值，将多普勒频率偏移的补偿值转化为一比特移相器(2)的时间控制序列并通过控制信号传输线(8)传输至一比特移相器(2)。
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