CN103208413A

CN103208413A - 一种可控硅纳米线阵列的制备方法

Info

Publication number: CN103208413A
Application number: CN2012100082021A
Authority: CN
Inventors: 狄增峰; 陈龙; 魏星; 张苗; 王曦
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2013-07-17

Abstract

本发明提供一种可控硅纳米线阵列的制备方法，采用晶向相同的两硅衬底，进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，所以利用应力优先刻蚀，对这种网格分布的螺旋位错线所影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛，最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。

Description

一种可控硅纳米线阵列的制备方法

技术领域

本发明属于半导体领域，特别是涉及一种可控硅纳米线阵列的制备方法。

背景技术

半导体纳米材料在电子学和光学方面都显示出广阔的应用前景。近年来，伴随着人们对纳米技术领域的不断探索和研究，具有一维纳米结构的材料，如硅纳米线，吸引了越来越多的人的眼球。硅是当今半导体工业中最重要的材料，硅纳米线也因其具有显著的量子效应、超大的比表面积等特性，在MOS器件、传感器等领域有着良好的应用前景。如何用一种简单、可控、低成本的方式制备出高质量的硅纳米线，成为了一项重要课题。

硅纳米线的制备方法主要可以分为自底向上(bottom-up)和自顶向下(top-down)两大类。自底向上的方法主要是依靠纳米技术，利用催化剂催化生长纳米线。该方法虽然可以一次性大批量生产出硅纳米线，但是很难实现纳米线的定位生长，并且和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性可能会成为阻碍其应用的一块绊脚石。而随着半导体工艺技术水平的不断进步，依靠薄膜制备、光刻与刻蚀等技术制备硅纳米线的自顶向下的方法越来越多。

一般的自顶向下的工艺的需要先对硅纳米线的位置进行定位准备，然后通过光刻与刻蚀进行硅纳米线的制备。现有技术中一般定位精度较低或者成本较高，而且对硅基片的刻蚀深度与纳米线大小的控制也存在一定的困难。因此，现有工艺中制备精度高，符合要求的尺寸的硅纳米线往往工艺复杂，生产成本过高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可控硅纳米线阵列的制备方法，以提供一种工艺简单、可控性良好且可靠性高的硅纳米线阵列的制备方法。

为实现上述目的及其他相关目的，本发明提供一种可控硅纳米线阵列的制备方法，所述制备方法至少包括以下步骤：1)提供SOI衬底及与所述SOI衬底的顶硅层具有相同晶向的硅衬底，键合所述顶硅层与硅衬底，其中，所述顶硅层的晶向与所述硅衬底的晶向呈预设夹角，以在键合界面形成具有网格状分布的螺旋位错的位错线；2)去除所述SOI衬底的背衬底及绝缘层以露出所述顶硅层的背表面，刻蚀所述顶硅层的背表面以在所述位错线影响的垂向对应的区域形成多个凹槽结构；3)在所述各该凹槽结构内形成银纳米颗粒，然后采用银催化化学腐蚀法对所述顶硅层及硅衬底进行腐蚀以形成硅纳米线阵列的制备。

在本发明的可控硅纳米线阵列的制备方法中，所述顶硅层的厚度为5nm～100nm。

在本发明的可控硅纳米线阵列的制备方法中，所述预设夹角的角度m为0°＜m≤5°。

在本发明的可控硅纳米线阵列的制备方法中，所述位错线为正方形网格状分布的位错线，其中，平行且相邻的两位错线的间距为10nm～200nm。

优选地，所述步骤2)中采用应力优先刻蚀法对所述顶硅层的背表面进行刻蚀，包括采用HF与CrO₃混合溶液进行第一步刻蚀以及采用HF、CH₃COOH及HNO₃混合溶液进行第二步刻蚀的步骤。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤3)中采用电子束蒸发技术形成所述银纳米颗粒。

在本发明的可控硅纳米线阵列的制备方法中，所述银纳米颗粒的直径为1nm～20nm。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤3)中采用HF与Fe(NO)₃混合溶液对所述顶硅层进行银催化化学腐蚀。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤2)中采用背衬底刻蚀技术去除所述SOI的背衬底与绝缘层。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤1)中采用疏水键合法对所述顶硅层与所述硅衬底进行键合。

如上所述，本发明的可控硅纳米线阵列的制备方法，具有以下有益效果：采用晶向相同的两硅衬底进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，然后就可以利用应力优先刻蚀，对位错线影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛，最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。

附图说明

图1～图2显示为本发明的可控硅纳米线阵列的制备方法步骤1)所呈现的结构示意图。

图3～图4显示为本发明的可控硅纳米线阵列的制备方法步骤2)所呈现的结构示意图。

图5～图6显示为本发明的可控硅纳米线阵列的制备方法步骤3)所呈现的结构示意图。

图7显示为采用本发明的可控硅纳米线阵列的制备方法所制备硅纳米线阵列的立体示意图。

图8显示为采用本发明的可控硅纳米线阵列的制备方法所制备硅纳米线阵列的平面示意图。

元件标号说明

101～103 SOI衬底

104 硅衬底

105 位错线

106 凹槽结构

107 银纳米颗粒

108 硅纳米线阵列

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～8所示，本发明提供一种可控硅纳米线阵列的制备方法，其特征在于，所述制备方法至少包括以下步骤：

请参阅图1～2，如图所示，首先进行步骤1)，提供SOI衬底101～103及与所述SOI衬底101～103的顶硅层103具有相同晶向的硅衬底，键合所述顶硅层103与硅衬底，其中，所述顶硅层103的晶向与所述硅衬底的晶向呈预设夹角，以在键合界面形成具有网格状的螺旋位错的位错线105。需要说明的是，所述SOI衬底101～103具有背衬底101，结合于所述背衬底101上的绝缘层102及结合于所述绝缘层102上的顶硅层103，所述SOI衬底101～103的顶硅层103的厚度为5nm～100nm。

具体地，对所述SOI衬底101～103的顶硅层103和所述硅衬底104进行疏水处理，首先采用RCA湿式化学清洗法对所述SOI衬底101～103的顶硅层103和所述硅衬底104进行清洗，然后采用HF溶液进行清洗，使其表面具有疏水特性，然后使所述顶硅层103的晶向与所述硅衬底104的晶向呈预设夹角，对所述顶硅层103的晶向与所述硅衬底104进行键合，以在键合界面形成具有网格状位错线105的螺旋位错，其中，所述预设夹角的角度m为0°＜m≤5°，在本实施例中m为1°，所述网格状位错线105为正方形网格状位错线105，其中，平行且相邻的两位错线105的间距为10nm～200nm，其具体数值由所述预设夹角的角度所决定，在本实施例中，1°的预设夹角所产生的位错线105间距为22nm。由于螺旋位错，所述顶硅层103内会产生相应的应力分布。

请参阅图3～图4，如果所示，然后进行步骤2)，去除所述SOI衬底101～103的背衬底101及绝缘层102以露出所述顶硅层103的背表面，腐蚀所述顶硅层103的背表面以在所述网格状位错线105影响的垂向对应的区域形成多个凹槽结构106。

具体地，采用背衬底101刻蚀技术去除所述SOI的背衬底101与绝缘层102，当然，在其它实施例中，也可以采用智能剥离技术与抛光的方法去除所述SOI的背衬底101与绝缘层102。由于螺旋位错，所述顶硅层103内会产生相应的应力分布，所述顶硅层103在拉伸应力的作用下的区域更容易被腐蚀，选用采用应力优先刻蚀法对所述顶硅层103的背表面进行刻蚀，包括采用HF与CrO₃混合溶液进行第一步刻蚀以及采用HF、CH₃COOH及HNO₃混合溶液进行第二步刻蚀的步骤，在本实施例中，采用HF∶CrO₃的比例为3∶1000进行初步刻蚀，采用HF∶CH₃COOH∶HNO₃的比例为0.02∶7∶3继续进行刻蚀以获得所述的凹槽结构106。

请参阅图5～图8，如图所示，最后进行步骤3)，在所述各该凹槽结构106内形成银纳米颗粒107，然后采用银催化化学腐蚀法对所述顶硅层103进行腐蚀以形成硅纳米线阵列108的制备。

具体地，采用电子束蒸发技术形成所述银纳米颗粒107，由于所述凹槽结构106经过腐蚀处理，所述银纳米颗粒107优先在所述凹槽结构106沉积团聚，其中，所述银纳米颗粒107的直径为1nm～20nm。需要说明的是，由于各该凹槽结构106的相交区域的拉伸应力相对更大，刻蚀速率相对较大，因此相对其它的凹槽结构106区域会被刻蚀得更深。通过控制银的沉积时间可以把银纳米颗粒107限制在所述各该凹槽结构106的交点区域内。最后，采用HF与Fe(NO)₃混合溶液对所述顶硅层103进行银催化化学腐蚀，由于银的催化作用，腐蚀混合溶液在银纳米颗粒107与硅接触的地方优先被腐蚀，因此，在银纳米颗粒107下方对应的区域优先被腐蚀，银纳米颗粒107之间的硅被保留并最终形成硅纳米线阵列108，如图7～图8所示。当然，在其它的实施例中，可以采用不同的金属纳米颗粒进行催化腐蚀，此处不一一列举。

综上所述，本发明的可控硅纳米线阵列的制备方法，采用晶向相同的两硅衬底进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，然后利用应力优先刻蚀，对位错线影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种可控硅纳米线阵列的制备方法，其特征在于，所述制备方法至少包括以下步骤：

1)提供SOI衬底及与所述SOI衬底的顶硅层具有相同晶向的硅衬底，键合所述顶硅层与硅衬底，其中，所述顶硅层的晶向与所述硅衬底的晶向呈预设夹角，以在键合界面形成具有网格状分布的螺旋位错的位错线；

2)去除所述SOI衬底的背衬底及绝缘层以露出所述顶硅层的背表面，刻蚀所述顶硅层的背表面以在各该位错线影响的垂向对应的区域形成凹槽结构；

3)在所述各该凹槽结构内形成银纳米颗粒，然后采用银催化化学腐蚀法对所述顶硅层及硅衬底进行腐蚀以形成硅纳米线阵列的制备。

2.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述顶硅层的厚度为5nm～100nm。

3.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述预设夹角的角度m为0°＜m≤5°。

4.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述位错线为正方形网格状分布的位错线，其中，平行且相邻的两位错线的间距为10nm～200nm。

5.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述步骤2)中采用应力优先刻蚀法对所述顶硅层的背表面进行刻蚀，包括采用HF与CrO₃混合溶液进行第一步刻蚀以及采用HF、CH₃COOH及HNO₃混合溶液进行第二步刻蚀的步骤。

6.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述步骤3)中采用电子束蒸发技术形成所述银纳米颗粒。

7.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述银纳米颗粒的直径为1nm～20nm。

8.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述步骤3)中采用HF与Fe(NO)₃混合溶液对所述顶硅层进行银催化化学腐蚀。

9.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述步骤2)中采用背衬底刻蚀技术去除所述SOI的背衬底与绝缘层。

10.根据权利要求1所述的可控硅纳米线阵列的制备方法，其特征在于：所述步骤1)中采用疏水键合法对所述顶硅层与所述硅衬底进行键合。