CN103207846A - 内存控制器及控制方法 - Google Patents

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Abstract

一种内存控制器，包含混合缓冲器及仲裁器。混合缓冲器包含至少一个单端口缓冲器及至少一个多端口缓冲器，用以管理主机与储存装置之间的数据流。仲裁器决定多个主装置存取混合缓冲器的顺序。其中，写入或读取数据可分为至少两部分，分别搬移至单端口缓冲器及多端口缓冲器。

Description

内存控制器及控制方法
技术领域
本发明涉及一种内存控制器，特别是涉及一种适用于内存控制器的混合缓冲器。
背景技术
接口协议用以让电子装置之间的通信更便利及更快速。一般的接口协议有CF(compactFlash)、MS PRO(Memory Stick PRO)、SD(Secure Digital)、μSD(microSD)及通用序列总线(USB)。储存或记忆装置用以储存数据，常见储存装置有硬盘、NOR闪存、NAND闪存及动态随机存取内存(DRAM)。无论是接口协议或储存装置都要求高传输率，以因应不断增加的数据传输量或处理量。然而，接口协议与储存装置的传输率往往无法互相匹配。为了减少非匹配传输率所造成的限制，通常在接口与储存装置之间使用缓冲器，以调节不同速率之间的时序。
传统缓冲器会产生延迟而降低效率，或者需要占用相当的电路面积。因此亟需提出一种具新颖缓冲架构的内存控制器，用以有效的利用缓冲器。
发明内容
鉴于上述，本发明实施例提出一种具混合缓冲器的内存控制器及内存控制方法，可有效利用单端口内存及双端口内存，使得内存控制器的整体效能能够经济地有效提升。
根据本发明实施例，内存控制器包含混合缓冲器及仲裁器。混合缓冲器用以管理主机与储存装置之间的数据流，该混合缓冲器包含至少一个单端口缓冲器及至少一个多端口缓冲器。仲裁器用以决定多个主装置存取混合缓冲器的顺序。其中，写入或读取数据可分为至少两部分，分别搬移至单端口缓冲器及多端口缓冲器。
附图说明
图1显示本发明实施例的内存控制器的方块图。
图2A显示本发明实施例依主从观点的内存控制器的细部方块图。
图2B例示图2A的内存控制器。
图3显示本发明实施例的混合缓冲器的细部方块图。
图4A显示图3的单端口缓冲器及双端口缓冲器所使用的地址重迭映像(wrapping)机制。
图4B显示图3的单端口缓冲器及双端口缓冲器所使用的内部数据搬移机制。
图5A显示传统内存控制器的方块图，其使用单端口缓冲器及两个后端装置。
图5B显示本发明实施例的内存控制器与两个后端装置的简化方块图。
图6显示本发明实施例之内存控制方法的流程图。
图7A显示图6的写入程序的细部流程图。
图7B至图7C显示图7A的写入程序的数据流。
图8A显示图6的读取程序的细部流程图。
图8B至图8C显示图8A的读取程序的数据流。
图9A至图9B显示本发明另一实施例的双面(two-plane)储存装置的写入程序的流程图。
图10A至图10B显示本发明另一实施例的双面(two-plane)储存装置的读取程序的流程图。
主要组件符号说明
2 缓冲器
10 内存控制器
101 接口控制器
102 混合缓冲器
102A 单端口缓冲器
102B 双端口缓冲器
103 仲裁器
104 模块
104A 用户
104B 主装置
1041 USB界面
1041A USB实体层(PHY)
1041B USB链接层
1042 微处理器(μP)
1043 内存接口控制器
1043A ECC单元
1043B 随机产生器
12 主机
14 储存装置
51-57 步骤
561-564 步骤
571-574 步骤
具体实施方式
图1显示本发明实施例之内存控制器10的方块图。内存控制器10包含接口控制器101，用以处理和主机12(例如计算机)的通信协议，例如CF(compactFlash)、MS PRO(Memory Stick PRO)、SD(Secure Digital)、μSD(microSD)、eMMC(embedded Multi MediaCard)及通用序列总线(USB)。内存控制器10还包含混合缓冲器102，用以管理主机12与储存装置14间的数据流，该储存装置14可为硬盘、NOR闪存、NAND闪存或动态随机存取内存(DRAM)。混合缓冲器102可包含随机存取内存(RAM)，但不限定于此。内存控制器10可整合于储存装置14。
图2A显示本发明实施例依主从(master-slave)观点的内存控制器10的细节方块图。在本实施例中，仲裁器103决定多个模块104存取混合缓冲器102(其作为从装置)的顺序，其中每一模块104包含一用户104A，其对相应的主装置104B作请求(request)。本实施例的仲裁器103使用循环排程(round-robin scheduling)，以循环方式且不具优先级依序分派时间片段给每一模块104。
图2B例示内存控制器10，其位于主机12与闪存14之间。内存控制器10包含以下作为主装置的多个模块：USB接口1041，其具有USB实体层(PHY)1041A及USB链接层(link layer)1041B；微处理器(μP)1042；及内存接口控制器1043，其具有错误更正(error-correcting code，ECC)单元1043A及随机产生器1043B。所述模块1041、1042及1043通常分属于不同的频率领域。内存控制器10还包含数据先进先出(FIFO)缓冲器102，作为从装置。
图3显示本发明实施例的混合缓冲器102的细节方块图。在本实施例中，混合缓冲器102包含单端口(single-port)缓冲器102A及双端口(dual-port)缓冲器102B(或多端口缓冲器)。图标的每一区块可表示(实体)数据传输单位，例如512字节的大小。单端口缓冲器102A为一种内存装置(例如RAM)，在每一时间仅允许进行单一读取或写入的存取。因此，当交替执行读取及写入操作时，单端口缓冲器102A会造成延迟(latency)。双端口缓冲器102B为一种内存装置，在每一时间允许多个读取或写入的存取，而不会造成延迟。值得注意的是，双端口缓冲器102B的执行快于单端口缓冲器102A，但是具有较大的电路面积或闸门数目(gate count)。鉴于此，本实施例同时使用单端口缓冲器102A及双端口缓冲器102B(或多端口缓冲器)，有效利用这两者以得到较佳的效能。本实施例可将写入/读取数据分为两部分，分别搬移至单端口缓冲器102A与双端口缓冲器102B。在本实施例中，如图3所示，单端口缓冲器102A的(数据)大小为两个数据页，而双端口缓冲器102B的大小为ECC单元(例如图2B的1043A)所能处理最大数据量的二倍。一般来说，由于双端口缓冲器102B具有同时进行多个读取/写入的能力，因此双端口缓冲器102B的大小远小于单端口缓冲器102A的大小。
本实施例的单端口缓冲器102A或双端口缓冲器102B可使用地址重迭映像(wrapping)机制，如图4A所示。在图式中，实线区块表示物理内存区块，而虚线区块则表示虚拟内存区块。例如，虚拟内存区块5可映像至物理内存区块0。藉此，对于内存区块5的存取将等同于对内存区块0的存取。藉由地址重迭映像机制，可大量减少单端口缓冲器102A或双端口缓冲器102B的大小。此外，本实施例的单端口缓冲器102A或双端口缓冲器102B可使用内部数据搬移机制，如图4B所示。例如，内存区块2及4的内容可在内部进行互换。
图5A显示传统内存控制器的方块图，其使用单端口缓冲器2及两(或多)个后端装置BE0及BE1，其作为与储存装置(未显示)的接口，以实现多信道的实施。后端装置BE0及BE1可进行储存装置的复制(copyback)操作，或者执行ECC。根据此架构，缓冲器2的大小为一般缓冲器大小的二倍，用以调适两个后端装置BE0及BE1。图5B显示本发明实施例的内存控制器10与两(或多)个后端装置BE0及BE1的简化方块图。由于本实施例的内存控制器10使用单端口缓冲器102A及双端口缓冲器102B(如图3所示)，因此单端口缓冲器102A的大小仅为图5A的单端口缓冲器2的一半。
图6显示本发明实施例的内存控制方法的流程图。在***初始化(步骤51)之后，仲裁器103选择多个主装置之一(步骤52)。在步骤53，主机12接收一命令，并剖析(parse)该接收命令(步骤54)。根据剖析结果，步骤55确定所请求者为写入程序或者为读取程序。如果所请求者为写入程序，则流程进入步骤56，否则进入步骤57。
图7A显示图6的写入程序的细节流程图，而图7B至图7C显示本发明实施例的写入程序的数据流。在缓冲状态初始化(步骤561)之后，执行步骤562以决定自主机12写入储存装置14的数据是否对齐于具预设长度的数据单位边界(例如后端装置边界)。如图7B所示，由于写入数据对齐于数据单位边界(例如页边界)，因此将写入数据搬移至双端口缓冲器102B(步骤563)。如果步骤562决定写入数据并未对齐于数据单位边界，如图7C所示，则将非对齐数据(例如图7C第一及第五笔数据)搬移至单端口缓冲器102A(步骤564)，而将对齐数据(例如第二至第四笔数据)搬移至双端口缓冲器102B(步骤563)。重复上述流程，直到写入资料已结束为止。
图8A显示图6的读取程序的细节流程图，而图8B至图8C显示本发明实施例的读取程序的数据流。在缓冲状态初始化(步骤571)之后，执行步骤572以决定从储存装置14读取至主机12的数据是否对齐于数据单位边界(例如后端装置边界)。如图8B所示，由于读取数据对齐于数据单位边界(例如页边界)，因此将读取数据搬移至双端口缓冲器102B(步骤573)。如果步骤572决定读取数据并未对齐于数据单位边界，如图8C所示，则将非对齐数据(例如图8C的第五笔数据)搬移至单端口缓冲器102A(步骤574)。在本实施例中，第一数据单位的非对齐数据可搬移至双端口缓冲器102B。此外，最后一数据单位的读取数据中，位于非对齐数据的后续数据(如图标交叉斜线区域)也一并搬移至单端口缓冲器102A，使得这些后续数据可预撷取(pre-fetch)至主机12。重复上述流程，直到读取数据已结束为止。
图9A至图9B显示本发明另一实施例的双面(two-plane)储存装置(或多面储存装置)的写入程序的流程图。在本实施例中，决定写入资料是否对齐于具预设长度的资料面(data plane)边界。如图9A所示，由于写入数据对齐于数据面边界，因此将写入数据搬移至双端口缓冲器102B。如果写入数据并未对齐于相应数据面边界，如图9B所示，则将非对齐数据(例如图9B的第一笔数据的左半面以及第五笔数据的左半面)搬移至单端口缓冲器102A，而其它对齐数据则搬移至双端口缓冲器102B。
图10A至图10B显示本发明另一实施例的双面(two-plane)储存装置(或多面储存装置)的读取程序的流程图。在本实施例中，决定从储存装置14读取至主机12的数据(特别是最后一个数据单位的数据)是否对齐于资料面(data plane)边界。如图10A所示，由于读取数据对齐于数据面边界，因此将读取数据搬移至双端口缓冲器102B。如果最后一个数据面的读取数据并未对齐于相应数据面边界，如图10B所示，则将非对齐数据(例如图10B的最后一笔左半面数据)搬移至单端口缓冲器102A。在本实施例中，最后一个数据面的读取数据中，位于非对齐数据的后续数据(如图标交叉斜线区域)也一并搬移至单端口缓冲器102A，使得该些后续数据可预撷取(pre-fetch)至主机12。
以上所述仅为本发明的优选实施例而已，并非用以限定本发明；凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求所限定的范围内。

Claims (19)

1.一种内存控制器，包含：
一混合缓冲器，用以管理一主机与一储存装置之间的数据流，该混合缓冲器包含至少一个单端口缓冲器及至少一个多端口缓冲器；及
一仲裁器，用以决定多个主装置存取所述混合缓冲器的顺序；
其中写入或读取数据可分为至少两部分，分别搬移至所述单端口缓冲器及所述多端口缓冲器。
2.如权利要求1所述的内存控制器，其中，所述混合缓冲器包含一随机存取内存。
3.如权利要求1所述的内存控制器，其中，所述主装置包含一通用序列总线接口、一微处理器或一内存接口控制器。
4.如权利要求1所述的内存控制器，其中，所述单端口缓冲器或所述多端口缓冲器使用地址重迭映像机制。
5.如权利要求1所述的内存控制器，如果写入所述储存装置的数据对齐于一具预设长度的数据单位边界，则对齐的该数据搬移至所述多端口缓冲器；如果写入的数据未对齐于所述数据单位边界，则非对齐数据搬移至所述单端口缓冲器。
6.如权利要求1所述的内存控制器，如果读取至所述主机的数据对齐于一具预设长度的数据单位边界，则对齐的数据搬移至所述多端口缓冲器；如果最后一个数据单位的读取数据未对齐于所述数据单位边界，则非对齐数据搬移至所述单端口缓冲器。
7.如权利要求6所述的内存控制器，其中，在所述最后一个数据单位的读取数据中，位于非对齐数据的后续数据一并搬移至所述单端口缓冲器，使得该后续数据被预撷取至所述主机。
8.如权利要求1所述的内存控制器，其中，所述储存装置包含多个数据面，如果写入所述储存装置的数据对齐于一具预设长度的数据面边界，则对齐的数据搬移至所述多端口缓冲器；如果写入的数据未对齐于所述数据面边界，则非对齐数据搬移至所述单端口缓冲器。
9.如权利要求1所述的内存控制器，其中，所述储存装置包含多个数据面，如果读取至所述主机的数据对齐于一具预设长度的数据面边界，则对齐的该数据搬移至所述多端口缓冲器；如果最后一个数据面的读取数据未对齐于所述数据面边界，则非对齐数据搬移至所述单端口缓冲器。
10.如权利要求9所述的内存控制器，其中位于所述非对齐数据的后续数据一并搬移至所述单端口缓冲器，使得该后续数据被预撷取至所述主机。
11.一种内存控制方法，包含：
提供一混合缓冲器，用以管理一主机与一储存装置之间的数据流，所述混合缓冲器包含至少一个单端口缓冲器及至少一个多端口缓冲器；
仲裁以决定多个主装置存取所述混合缓冲器的顺序；
剖析接收自所述主机的一命令，以决定所请求者为一写入程序或为一读取程序；及
将写入或读取数据分为至少两部分，并分别搬移至所述单端口缓冲器及所述多端口缓冲器。
12.如权利要求11所述的内存控制方法，其中，所述混合缓冲器包含一随机存取内存。
13.如权利要求11所述的内存控制方法，其中，所述单端口缓冲器或所述多端口缓冲器使用地址重迭映像机制。
14.如权利要求11所述的内存控制方法，还包括一步骤以决定写入所述储存装置的数据是否对齐于一具预设长度的数据单位边界，如果写入的数据对齐于该数据单位边界，则对齐的数据搬移至所述多端口缓冲器；如果写入的该数据未对齐于所述数据单位边界，则非对齐数据搬移至该单端口缓冲器。
15.如权利要求11所述的内存控制方法，还包括一步骤以决定读取至所述主机的数据是否对齐于一具预设长度的数据单位边界，如果所述读取数据对齐于该数据单位边界，则对齐的数据搬移至该多端口缓冲器；如果最后一个数据单位的读取数据未对齐于该数据单位边界，则非对齐数据搬移至所述单端口缓冲器。
16.如权利要求15所述的内存控制方法，还包括将在所述最后一个数据单位的读取数据中，位于所述非对齐数据的后续数据一并搬移至所述单端口缓冲器，使得所述后续数据被预撷取至所述主机。
17.如权利要求11所述的内存控制方法，还包括一步骤以决定写入所述储存装置的数据是否对齐于一具预设长度的数据面边界，其中所述储存装置包含多个数据面，如果写入的数据对齐于所述数据面边界，则对齐的数据搬移至所述多端口缓冲器；如果写入的数据未对齐于所述数据面边界，则非对齐数据搬移至所述单端口缓冲器。
18.如权利要求11所述的内存控制方法，还包括一步骤以决定读取至所述主机的数据是否对齐于一具预设长度的数据面边界，其中所述储存装置包含多个数据面，如果读取数据对齐于所述该数据面边界，则对齐的数据搬移至所述多端口缓冲器；如果最后一个数据面的读取数据未对齐于所述数据面边界，则非对齐数据搬移至所述单端口缓冲器。
19.如权利要求18所述的内存控制方法，还包括将位于所述非对齐数据的后续数据一并搬移至所述单端口缓冲器，使得所述后续数据被预撷取至所述主机。
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