CN103197998B - Pmu上电时序测试装置及方法 - Google Patents

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Abstract

PMU上电时序测试装置及方法，包括待测PMU以及用来测试的SOC，所述待测PMU的两个电源输出引脚分别通过一电平检测电路连接到所述SOC的两个中断检测脚；SOC通过分别检测所述NPN三极管集电极的电压变化来判断相应的时序,所述SOC接收到中断，然后在中断回调函数中记录下各路中断时的***时间，存于记录数组，所有中断都执行完成后将数组数据与预设数据比较，判断所述待测PMU上电时序的正确性。本发明利用测试板处理器的中断引脚来检测待测PMU的电源输出时序，大幅度提高了测试效率的同时，也保证了测试的准确性。

Description

PMU上电时序测试装置及方法
【技术领域】
本发明涉及一种计算机主板的测试装置及其方法，具体是指PMU上电时序测试装置及方法。
【背景技术】
PMU（power management unit），电源管理单元，是一种高度集成的、针对便携式应用的电源管理方案，即将传统分立的若干类电源管理器件整合在单个的封装之内，这样可实现更高的电源转换效率和更低功耗，及更少的组件数以适应缩小的板级空间。PMU要配合CPU(***级芯片)的上电时序，某些电压的上电顺序和之间的时间间隔有先后关系和时间要求。
目前，主要通过测试员使用观察示波器来检测PMU芯片的供电（上电）时序，效率很低，准确性也难得到保证。
有鉴于此，本发明人针对现有技术的缺陷深入研究，并有本案产生。
【发明内容】
本发明所要解决的技术问题之一在于提供一种简单高效的PMU上电时序测试装置。
本发明所要解决的技术问题之二在于提供一种简单高效的PMU上电时序测试方法。
本发明通过以下技术方案解决上述技术问题之一：
PMU上电时序测试装置，包括待测PMU以及用来测试的SOC，所述待测PMU的两个电源输出引脚分别通过一电平检测电路连接到所述SOC的两个中断检测脚；
所述电平检测电路包括一第一电阻、一第二电阻、一第三电阻、一NPN三极管；所述待测PMU的每个电源输出引脚连接所述第一电阻，所述第一电阻另一端分两路，一路连接到所述NPN三极管的基极，另一路连接所述第二电阻，所述第二电阻另一端接地；所述NPN三极管的发射极接地，所述NPN三极管的集电极分两路，一路连接到所述SOC的中断检测脚，另一路连接到所述第三电阻，所述第三电阻另一端连接到电源；
所述SOC，通过分别检测所述NPN三极管集电极的电压变化来判断相应的时序,所述SOC接收到中断，然后在中断回调函数中记录下各路中断时的***时间，存于记录数组，所有中断都执行完成后将数组数据与预设数据比较，判断所述待测PMU上电时序的正确性。
本发明通过以下技术方案解决上述技术问题之二：
使用上述的PMU上电时序测试装置的上电时序测试方法，包括如下步骤：
步骤1：将SOC的GPIO设为下降沿中断口，中断计数器count清0，时间记录数组timeDate[]清0；
步骤2：给待测PMU上电；
步骤3：延时1微秒，time++；
步骤4：判断Count>=待测需测电源个数n？是，转入步骤5，否，转入步骤6；
步骤5：比较timeDate[]是否在设定范围内，是，则转入步骤7，否，则转入步骤8；
步骤6：判断time>超时设定值？是，转入步骤8，否，转到步骤3；
步骤7：PMU上电时序合格，ret=SUCCESS，转入步骤9；
步骤8：PMU上电时序不合格，ret=ERROR，转入步骤9；
步骤9：结束测试。
本发明的优点在于：利用测试板处理器的中断引脚来检测待测PMU的电源输出时序，大幅度提高了测试效率的同时，也保证了测试的准确性。
【附图说明】
下面参照附图结合实施例对本发明作进一步的描述。
图1是本发明测试装置的硬件结构示意图。
图2是本发明测试方法流程示意图。
【具体实施方式】
如图1所示，PMU上电时序测试装置，包括待测PMU以及用来测试的SOC，PMU的两个电源输出引脚分别通过第一电平检测电路、第二电平检测电路连接到SOC的两个中断检测脚。
第一电平检测电路包括电阻Ｒ1、Ｒ2、Ｒ3、NPN三极管Ｑ1；PMU的其中一个电源输出引脚连接电阻Ｒ1，电阻Ｒ1另一端分两路，一路连接到NPN三极管Ｑ1的基极，另一路连接电阻Ｒ3，电阻Ｒ3另一端接地；NPN三极管Ｑ1的发射极接地，NPN三极管Ｑ1的集电极分两路，一路连接到SOC的中断检测脚，另一路连接到电阻Ｒ2，电阻Ｒ2另一端连接到电源。
第二电平检测电路包括电阻Ｒ4、Ｒ5、Ｒ6、NPN三极管Ｑ2；PMU的其中一个电源输出引脚连接电阻Ｒ4，电阻Ｒ4另一端分两路，一路连接到NPN三极管Ｑ2的基极，另一路连接电阻Ｒ6，电阻Ｒ6另一端接地；NPN三极管Ｑ2的发射极接地，NPN三极管Ｑ2的集电极分两路，一路连接到SOC的中断检测脚，另一路连接到电阻Ｒ5，电阻Ｒ5另一端连接到电源。
SOC通过分别检测所述NPN三极管集电极的电压变化来判断相应的时序,所述SOC接收到中断，然后在中断回调函数中记录下各路中断时的***时间，存于记录数组，所有中断都执行完成后将数组数据与预设数据比较，判断所述待测PMU上电时序的正确性。
具体PMU上电时序测试方法如图2所示，包括如下步骤：
步骤1：将SOC的GPIO设为下降沿中断口，中断计数器count清0，时间记录数组timeDate[]清0；
步骤2：给待测PMU上电；
步骤3：延时1微秒，time++；
步骤4：判断Count>=待测需测电源个数n？是，转入步骤5，否，转入步骤6；
步骤5：比较timeDate[]是否在设定范围内，是，则转入步骤7，否，则转入步骤8；
步骤6：判断time>超时设定值？是，转入步骤8，否，转到步骤3；
步骤7：PMU上电时序合格，ret=SUCCESS，转入步骤9；
步骤8：PMU上电时序不合格，ret=ERROR，转入步骤9；
步骤9：结束测试。
本发明利用测试板处理器的中断引脚来检测待测PMU的电源输出时序，大幅度提高了测试效率的同时，也保证了测试的准确性。
以上所述仅为本发明的较佳实施用例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.PMU上电时序测试装置，其特征在于：包括待测PMU以及用来测试的SOC，PMU的两个电源输出引脚分别通过第一电平检测电路、第二电平检测电路连接到SOC的两个中断检测脚；
所述第一电平检测电路包括电阻R1、R2、R3、NPN三极管Q1；PMU的其中一个电源输出引脚连接电阻R1，电阻R1另一端分两路，一路连接到NPN三极管Q1的基极，另一路连接电阻R3，电阻R3另一端接地；NPN三极管Q1的发射极接地，NPN三极管Q1的集电极分两路，一路连接到SOC的中断检测脚，另一路连接到电阻R2，电阻R2另一端连接到电源；
所述第二电平检测电路包括电阻R4、R5、R6、NPN三极管Q2；PMU的其中一个电源输出引脚连接电阻R4，电阻R4另一端分两路，一路连接到NPN三极管Q2的基极，另一路连接电阻R6，电阻R6另一端接地；NPN三极管Q2的发射极接地，NPN三极管Q2的集电极分两路，一路连接到SOC的中断检测脚，另一路连接到电阻R5，电阻R5另一端连接到电源；
所述SOC，通过分别检测所述NPN三极管集电极的电压变化来判断相应的时序,所述SOC接收到中断，然后在中断回调函数中记录下各路中断时的***时间，存于记录数组，所有中断都执行完成后将数组数据与预设数据比较，判断所述待测PMU上电时序的正确性。
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