CN103187037B - 一种非晶硅栅极驱动电路 - Google Patents

Abstract

本发明公开一种非晶硅栅极驱动电路，包括：信号输入单元、控制电路、时序电路以及信号输出单元；所述控制电路包括：内部电源；漏极与所述内部电源相连的第一薄膜晶体管，第一薄膜晶体管的栅极与自身漏极相连；源极与第一薄膜晶体管源极相连的第二薄膜晶体管；与第二薄膜晶体管漏极相连的第一信号单元；栅极与第一薄膜晶体管和第二薄膜晶体管公共端相连的第三薄膜晶体管，第三薄膜晶体管源极与第一信号单元相连，且第三薄膜晶体管漏极与第二薄膜晶体管的栅极相连；其中，内部电源输出的电压小于信号输入单元输出的高电位电压；第一信号单元输出的电压小于信号输入单元输出的低电位电压，从而降低了电路中的漏感电流，提高了电路输出信号的稳定性。

Description

一种非晶硅栅极驱动电路

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种非晶硅栅极驱动电路。

背景技术

参考图1和图2，图1为现有技术中非晶硅栅极驱动电路的电路图，图2为图1所示电路图中CK、CKB、Q、QB以及输出信号Out(图上未示出)五个电位节点处的时序波形图。其具体工作过程为：当上一级的信号输给Gn-1低电平时，T0截止，而此时Gn+1的输入信号为高电平，故T1导通，所以低电位信号输入单元VGL所输出的低电位信号经过T1传输给Q点，从而使得Q点为低电位，所以T3和T4截止。

由图2可知，时钟信号CK和CKB是交替工作的，即CK为低电位时，CKB为高电位；CK为高电位时，CKB为低电位。当CK为低电位时，T6截止，而此时CKB为高电位，故CKB的高电位输入信号经过电容C1传输给QB，使得QB为高电位，T2和T5导通，从而使得Q点保持低电位，且低电位信号输入单元VGL所输出的低电位信号，经T5传输给输出单元Gn，使得该电路输出信号Out输出低电位信号。

当CK为高电位时，T6导通，而此时CKB为低电位，因此T5截止，从而使得低电位信号输入单元VGL所输出的低电位信号，经T6传输给输出单元Gn，使得该电路输出低电位信号。

在该电路的Q点为低电位期间，T4的栅极经T2与低电位信号输入单元VGL相连，其源极经T5或T6也与低电位信号输入单元VGL相连，从而使得T4的栅极与源极间电压差为0，即V_GS＝0，进而使得T4的栅极与源极间存在较大的漏感电流，导致电路的输出单元Gn输出不稳定。

发明内容

为解决上述技术问题，本发明实施例提供了一种非晶硅栅极驱动电路，以降低T4的栅极与源极间的漏感电流，提高电路的输出单元Gn输出的稳定性。

为解决上述问题，本发明实施例提供了如下技术方案：

一种非晶硅栅极驱动电路，该电路包括：信号输入单元、控制电路、时序电路以及信号输出单元；所述控制电路包括：内部电源；漏极与所述内部电源相连的第一薄膜晶体管，且所述第一薄膜晶体管的栅极与自身的漏极相连；源极与所述第一薄膜晶体管的源极相连的第二薄膜晶体管；与所述第二薄膜晶体管的漏极相连的第一信号单元；栅极与所述第一薄膜晶体管和第二薄膜晶体管公共端相连的第三薄膜晶体管，所述第三薄膜晶体管的源极与所述第一信号单元相连，且所述第三薄膜晶体管的漏极与所述第二薄膜晶体管的栅极相连；其中，所述内部电源输出的电压小于所述信号输入单元输出的高电位电压；所述第一信号单元输出的电压小于所述信号输入单元输出的低电位电压。

优选的，所述内部电源输出的电压为5V。

优选的，所述第一信号单元输出的电压为-15V。

优选的，所述信号输入单元包括：高电位信号输入单元以及与所述高电位信号输入单元相连的第四薄膜晶体管；低电位信号输入单元以及与所述低电位信号输入单元相连的第五薄膜晶体管；其中，所述第四薄膜晶体管的源极与所述第五薄膜晶体管漏极相连；且所述第四薄膜晶体管与第五薄膜晶体管的公共端与所述第三薄膜晶体管的漏极相连；所述第四薄膜晶体管导通时，所述信号输入单元输出高电位电压；所述第五薄膜晶体管导通时，所述信号输入单元输出低电位电压。

优选的，所述时序电路包括：交替传递脉冲信号的第一时钟信号与第二时钟信号；栅极通过第一电容与所述第一时钟信号相连的第六薄膜晶体管；栅极直接与所述第二时钟信号相连的第七薄膜晶体管；其中，所述第六薄膜晶体管的源极与第七薄膜晶体管的源极相连，所述第六薄膜晶体管的漏极与第七薄膜晶体管的漏极相连，且所述第六薄膜晶体管与第七薄膜晶体管的源极公共端与所述低电位信号输入单元相连。

优选的，所述第一时钟信号与所述第六薄膜晶体管的漏极间通过第八薄膜晶体管相连；所述第八薄膜晶体管的源极与所述第一时钟信号相连，所述第八薄膜晶体管的漏极与所述第六薄膜晶体管和第七薄膜晶体管的漏极公共端相连。

优选的，所述第八薄膜晶体管的栅极与所述第八薄膜晶体管的漏极间通过第二电容相连。

优选的，所述第八薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连。

优选的，所述控制电路通过第九薄膜晶体管与所述时序电路相连；所述第九薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连，所述第九薄膜晶体管的漏极与所述第一电容和所述第六薄膜晶体管的公共端相连，所述第九薄膜晶体管的源极与所述低电位信号输入单元相连。

优选的，所述信号输出单元与所述第六薄膜晶体管、所述第七薄膜晶体管以及所述第八薄膜晶体管的公共端相连。

与现有技术相比，上述技术方案具有以下优点：

本发明所提供的非晶硅栅极驱动电路，通过增加一控制电路，所述控制电路内包括一输出的电压小于所述信号输入单元输出的低电位电压的第一信号单元，使得在Q点为低电位时，T4的栅极经T2与所述第一信号单元相连，其源极经T5或T6仍与所述低电位信号输入单元VGL相连，从而使得T4的栅极与源极间电压小于0，即V_GS<0，降低T4的栅极与源极间的漏感电流，提高电路的输出单元Gn输出的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中非晶硅栅极驱动电路的电路图；

图2为图1所示电路图中CK、CKB、Q、QB以及Out五个电位节点的时序波形图；

图3为本发明实施例中所提供的非晶硅栅极驱动电路的电路图；

图4为现有技术和本发明实施例中所提供的非晶硅栅极驱动电路输出信号的仿真结果示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术中的非晶硅栅极驱动电路，在电路中的Q点为低电位时，T4的栅极与源极间电压差为0，即V_GS＝0，从而使得T4的栅极与源极间存在较大的漏感电流，导致电路的输出单元Gn输出不稳定。

有鉴于此，本发明实施例提供了一种非晶硅栅极驱动电路，如图3所示，图3为本发明实施例中所提供的非晶硅栅极驱动电路的电路图，该电路包括信号输入单元，所述信号输入单元包括：

高电位信号输入单元VGH以及与所述高电位信号输入单元VGH相连的第四薄膜晶体管T0；

低电位信号输入单元VGL以及与所述低电位信号输入单元VGL相连的第五薄膜晶体管T1；

其中，所述第四薄膜晶体管T0的源极与所述第五薄膜晶体管T1的漏极相连；且所述第四薄膜晶体管T0与第五薄膜晶体管T1的公共端与所述第三薄膜晶体管T2的漏极相连。

当上一级的输出信号传输给Gn-1高电平时，所述第四薄膜晶体管T0导通，此时Gn+1的输入信号为低电平，故第五薄膜晶体管T1截止，所述高电位信号输入单元VGH输出高电位电压，使得Q点为高电位；当上一级的输出信号传输给Gn-1低电平时，所述第四薄膜晶体管T0截止，此时Gn+1的输入信号为高电平，故第五薄膜晶体管T1导通，所述低电位信号输入单元VGL输出低电位电压，使得Q点为低电位。

本发明实施例所提供的驱动电路还包括控制电路，所述控制电路包括：

内部电源VDD；

漏极与所述内部电源VDD相连的第一薄膜晶体管T7，且所述第一薄膜晶体管T7的栅极与自身的漏极相连；

源极与所述第一薄膜晶体管T7的源极相连的第二薄膜晶体管T8；

与所述第二薄膜晶体管T8的漏极相连的第一信号单元VSS；

栅极与所述第一薄膜晶体管T7和第二薄膜晶体管T8公共端相连的第三薄膜晶体管T2，所述第三薄膜晶体管T2的源极与所述第一信号单元VSS相连，且所述第三薄膜晶体管T2的漏极与所述第二薄膜晶体管T8的栅极相连。

当由所述信号输入单元控制的Q点为高电位时，所述第二薄膜晶体管T8导通，所述第一信号单元VSS将低电位信号传输给第三薄膜晶体管T2的栅极，使得第三薄膜晶体管T2截止；当由所述信号输入单元控制的Q点为低电位时，所述第二薄膜晶体管T8截止，所述内部电源VDD经所述第一薄膜晶体管T7将高电位信号传输给第三薄膜晶体管T2的栅极，使得第三薄膜晶体管T2导通，由于所述第一信号单元VSS输出的电压小于所述低电位信号输入单元VGL输出的低电位电压，所以，所述第一信号单元VSS所输出的低电位电压，经所述第三薄膜晶体管T2将Q点的电压继续拉低，使其低于所述低电位信号输入单元VGL输出的低电位电压。

其中，所述内部电源VDD输出的电压小于所述高电位信号输入单元VGL所输出的高电位电压，从而在保证所述第一薄膜晶体管T7始终导通的状态下，降低所述控制电路消耗的功率，优选的，所述内部电源VDD输出的电压为5V。

本发明实施例所提供的驱动电路还包括时序电路，所述时序电路包括：

交替传递脉冲信号的第一时钟信号CKB与第二时钟信号CK；

栅极通过第一电容C1与所述第一时钟信号CKB相连的第六薄膜晶体T5；

栅极直接与所述第二时钟信号CK相连的第七薄膜晶体管T6；

其中，所述第六薄膜晶体管T5的源极与第七薄膜晶体管T6的源极相连，所述第六薄膜晶体管T5的漏极与第七薄膜晶体管T6的漏极相连，且所述第六薄膜晶体管T5与第七薄膜晶体管T6的源极公共端与所述低电位信号输入单元VGL相连。

当所述第一时钟信号CKB通过第一电容C1传输给所述第六薄膜晶体T5的栅极高电位信号时，所述第六薄膜晶体T5导通，此时所述第二时钟信号CK为低电位输出信号，所述第七薄膜晶体管T6截止，所述信号输入单元中的低电位信号输入信号VGL所输出的低电位信号，经所述第六薄膜晶体T5传输给所述第六薄膜晶体管T5与第七薄膜晶体管T6的漏极公共端。

当所述第一时钟信号CKB通过第一电容C1传输给所述第六薄膜晶体T5的栅极低电位信号时，所述第六薄膜晶体T5截止，此时所述第二时钟信号CK为高电位输出信号，所述第七薄膜晶体管T6导通，所述信号输入单元中的低电位信号输入信号VGL所输出的低电位信号，经所述第七薄膜晶体T6传输给所述第六薄膜晶体管T5与第七薄膜晶体管T6的漏极公共端。

本发明实施例所提供的驱动电路中，所述第一时钟信号CKB与所述第六薄膜晶体管T5的漏极间通过第八薄膜晶体管T4相连；所述第八薄膜晶体管T4的漏极与所述第六薄膜晶体管T5和第七薄膜晶体管T6的漏极公共端相连，且所述第八薄膜晶体管T4的栅极与所述第八薄膜晶体管T4的漏极间通过第二电容C2相连。所述信号输出单元与所述第六薄膜晶体管T5、所述第七薄膜晶体管T6以及所述第八薄膜晶体管T4的公共端相连。

当由所述信号输入单元控制的Q点为高电位时，所述第八薄膜晶体管T4导通。所述第一时钟信号CKB为高电位时，所述第一时钟信号CKB输出的高电位信号，通过所述第八薄膜晶体管T4的漏极、源极，并经过位于所述第八薄膜晶体管T4的栅极和源极间的第二电容C2，将Q点的电位继续抬高，从而使得T4保持导通状态，进而使得第一时钟信号CKB的高电位信号可以经所述第八薄膜晶体管T4传输给所述驱动电路的信号输出单元Gn，使得该电路输出高电位信号；所述第一时钟信号CKB为低电位时，所述第二时钟信号CK为高电位，所述第七薄膜晶体管T6导通，从而使得低电位信号输入单元VGL所输出的低电位信号，经所述第七薄膜晶体管T6传输给信号输出单元Gn，使得该电路输出低电位信号。

当由所述信号输入单元控制的Q点为低电位时，所述第八薄膜晶体管T4截止：所述第一时钟信号CKB为高电平时，所述第一时钟信号CKB输出的高电位通过第一电容C1传输给所述第六薄膜晶体管T5的栅极，所述第六薄膜晶体管T5导通，此时所述第二时钟信号CK为低电位输出信号，所述第七薄膜晶体管T6截止，所述低电位输入单元VGL所输出的低电位信号，经所述第六薄膜晶体管T5传输给所述信号输出单元Gn，使得该电路输出低电位信号。

所述第一时钟信号CKB为低电位时，所述第一时钟信号CKB输出的低电位通过第一电容C1传输给所述第六薄膜晶体管T5的栅极，所述第六薄膜晶体管T5截止，此时所述第二时钟信号CK为高电位输出信号，所述第七薄膜晶体管T6导通，所述低电位输入单元VGL所输出的低电位信号，经所述第七薄膜晶体管T6传输给所述输出单元Gn，使得该电路输出低电位信号。

本发明实施例所提供的驱动电路中，所述第八薄膜晶体管T4与所述控制电路间，通过所述第八薄膜晶体管T4的栅极与所述第二薄膜场效应晶体管T8的栅极相连。

当Q点为高电位时，所述第八薄膜晶体管T4和所述第二薄膜场效应晶体管T8导通，所述第三薄膜场效应晶体管T2截止；当Q点为低电位时，所述第八薄膜晶体管T4和所述第二薄膜晶体管T8截止，所述第三薄膜场效应晶体管T2导通，使得所述第八薄膜晶体管T4栅极端的电位为所述第一信号单元VSS输出的电压，所述第八薄膜晶体管T4源极的电位为所述低电位信号输入单元VGL所输出的电压，由于所述第一信号单元VSS输出的电压小于所述低电位信号输入单元VGL所输出的电压，所以所述第八薄膜晶体管T4的栅极与源极间电压小于0，即V_GS<0，从而降低了所述第八薄膜晶体管T4的栅极与源极间的漏感电流，提高了该驱动电路中所述信号输出单元Gn输出信号的稳定性。

参考图4，图4为现有技术和本发明实施例中所提供的非晶硅栅极驱动电路输出信号的仿真结果示意图。其中，横坐标表示时间，纵坐标表示所述非晶硅栅极驱动电路中信号输出单元Gn输出的电压波形。从图4可以看出，对应图2所示的Out端的输出波形，所述非晶硅栅极驱动电路只有一个高电平输出信号，其余的时间为低电平输出信号，所述低电平信号稳定时为-10V。但是由于所述第八薄膜晶体管T4的栅极与源极间漏感电流的存在，使得所述信号输出单元输出的电压并不稳定，即所述信号输出单元输出的电压波形并不是稳定在-10V，而是在-10V上下浮动，其中，图4波形中白色的尖峰部分表示现有技术所提供的驱动电路中，由于所述第八薄膜晶体管T4的栅极与源极间漏感电流的存在，对所述信号输出单元Gn所输出的电压信号的影响；图4波形中黑色的尖峰部分表示本发明实施例所提供的驱动电路中，由于所述第八薄膜晶体管T4的栅极与源极间漏感电流的存在，对所述信号输出单元所输出的电压信号的影响。由图4明显可以看出，在本发明实施例中所提供的非晶硅栅极驱动电路中，所述第八薄膜晶体管T4的漏感电流减小了，所述信号输出单元Gn所输出的电压信号的稳定性提高了。

需要说明的是，所述第一信号单元VSS输出的电压优选为-15V，由于所述低电位信号输入单元VGL所输出的电压通常为-10V，因此所述第八薄膜晶体管T4的栅极与源极间电压差为-5V，即V_GS＝-5V，此时，所述第八薄膜晶体管T4的栅极与源极间的漏感电流最小，所述驱动电路中信号输出单元Gn输出信号时的稳定性最高。

所述控制电路与所述时序电路间通过第九薄膜晶体管T3相连；其中，所述第九薄膜晶体管T3的栅极与所述第二薄膜晶体管T8的栅极相连，所述第九薄膜晶体管T3的漏极与所述第一电容C1和所述第六薄膜晶体管T5的公共端相连，所述第九薄膜晶体管T3的源极与低电位信号输入单元VGL相连。

当Q点为高电位时，所述第九薄膜晶体管T3导通，所述信号输入单元的低电位信号输入单元VGL所输出的低电位信号，通过T3将QB点的电位拉低，使得所述第六薄膜晶体管T5截止。所述第一时钟信号CKB输出的高电位经所述第八薄膜晶体管T4传输给所述信号输出单元Gn，使得该电路的信号输出单元Gn输出高电位。当Q点为低电位时，所述第九薄膜晶体管T3截止，所述第一时钟信号CKB输出的高电位，经所述第一电容C1传输给所述第九薄膜晶体管T3的栅极，使得所述第九薄膜晶体管T3导通。

本发明实施例中所提供的驱动电路，通过增加控制电路来降低所述第八薄膜晶体管T4的漏感电流，不仅提高了该驱动电路中所述信号输出单元Gn输出时的稳定性，而且相较于现有技术中通过增大所述第八薄膜晶体管T4、第六薄膜晶体管T5和第七薄膜晶体管T6的尺寸，来降低所述第八薄膜晶体管T4的漏感电流，提高所述信号输出单元输出电压稳定性的方法，降低了该驱动电路的功率损耗。

本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (3)

1.一种非晶硅栅极驱动电路，其特征在于，该电路包括：信号输入单元、控制电路、时序电路以及信号输出单元；所述控制电路包括：

内部电源；

漏极与所述内部电源相连的第一薄膜晶体管，且所述第一薄膜晶体管的栅极与自身的漏极相连；

源极与所述第一薄膜晶体管的源极相连的第二薄膜晶体管；

与所述第二薄膜晶体管的漏极相连的第一信号单元；

栅极与所述第一薄膜晶体管和第二薄膜晶体管公共端相连的第三薄膜晶体管，所述第三薄膜晶体管的源极与所述第一信号单元相连，且所述第三薄膜晶体管的漏极与所述第二薄膜晶体管的栅极相连；

其中，所述内部电源输出的电压小于所述信号输入单元输出的高电位电压；所述第一信号单元输出的电压小于所述信号输入单元输出的低电位电压；

所述信号输入单元包括：

高电位信号输入单元以及与所述高电位信号输入单元相连的第四薄膜晶体管；

低电位信号输入单元以及与所述低电位信号输入单元相连的第五薄膜晶体管；

其中，所述第四薄膜晶体管的源极与所述第五薄膜晶体管漏极相连；且所述第四薄膜晶体管与第五薄膜晶体管的公共端与所述第三薄膜晶体管的漏极相连；所述第四薄膜晶体管导通时，所述信号输入单元输出高电位电压；所述第五薄膜晶体管导通时，所述信号输入单元输出低电位电压；

所述时序电路包括：

交替传递脉冲信号的第一时钟信号与第二时钟信号；

栅极通过第一电容与所述第一时钟信号相连的第六薄膜晶体管；

栅极直接与所述第二时钟信号相连的第七薄膜晶体管；

其中，所述第六薄膜晶体管的源极与第七薄膜晶体管的源极相连，所述第六薄膜晶体管的漏极与第七薄膜晶体管的漏极相连，且所述第六薄膜晶体管与第七薄膜晶体管的源极公共端与所述低电位信号输入单元相连；

所述第一时钟信号与所述第六薄膜晶体管的漏极间通过第八薄膜晶体管相连；

所述第八薄膜晶体管的源极与所述第一时钟信号相连，所述第八薄膜晶体管的漏极与所述第六薄膜晶体管和第七薄膜晶体管的漏极公共端相连；

所述第八薄膜晶体管的栅极与所述第八薄膜晶体管的漏极间通过第二电容相连；

所述第八薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连；

所述控制电路通过第九薄膜晶体管与所述时序电路相连；

所述第九薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连，所述第九薄膜晶体管的漏极与所述第一电容和所述第六薄膜晶体管的公共端相连，所述第九薄膜晶体管的源极与所述低电位信号输入单元相连；

所述信号输出单元与所述第六薄膜晶体管、所述第七薄膜晶体管以及所述第八薄膜晶体管的公共端相连。

2.根据权利要求1所述的电路，其特征在于，所述内部电源输出的电压为5V。

3.根据权利要求1所述的电路，其特征在于，所述第一信号单元输出的电压为-15V。