CN103178779A - 一种具有幅度补偿功能的信号发生器及其方法 - Google Patents

Abstract

本发明提供了一种具有幅度补偿功能的信号发生器及其方法，其中FPGA模块包括：时钟模块、扫频时间累加器、扫频曲线存储器、偏移乘法器、频率字加法器、频率累加器、载波存储器、幅频补偿单元和补偿乘法器；由扫频时间累加器生成的扫频时间累加值，一路经扫频曲线存储器、偏移乘法器、频率字加法器、频率累加器、载波存储器生产输出载波；另一路由幅频补偿单元生产输出补偿，由补偿乘法器相乘得到补偿后的扫频信号。通过该信号发生器及其方法解决了扫频时的幅度平坦度问题。

Description

一种具有幅度补偿功能的信号发生器及其方法

技术领域

本发明涉及测试测量技术领域，特别是一种具有幅度补偿功能的信号发生器及其方法。

背景技术

信号发生器作为一种信号源，因其能够产生不同频率、不同形状的波形，在电子***的测量、校验及维护中得到了广泛的应用。信号发生器不仅输出波形，为了便于用户的测试测量，同时还输出同步信号。在电子、通信、计算机等领域，同步信号具有各种各样的定义。在本发明中，同步信号特指同步于信号发生器输出波形的一个脉冲信号。

随着可编程逻辑技术的发展，很多厂商都采用DDS技术和FPGA技术实现信号发生器。直接数字合成(Direct Digital Synthesis，以下简称DDS)是目前频率合成中的一种主要技术，具有低成本、高分辨率、快速转换时间、可以产生任意波形以及切换时输出波形相位连续等特点，在信号发生器设计中被广泛采用。

图1为典型的采用DDS技术的信号发生器实现扫频功能的结构框图。其中，数字信号处理器(DSP)将用户设置的各个扫频参数配置给FPGA内部的寄存器，从而控制DDS的工作模式。FPGA实现DDS的功能，其内部结构如图2所示。使用两个累加器分别累加频率基量和频率增量，二者之和作为波形存储器的读地址。波形存储器存储的是载波的波形样点，根据读地址输出波形样点。数模转换器将波形存储器输出的数字量转换为阶梯波。滤波器的作用是抑制阶梯波中的杂波，输出相对平滑的波形。模拟通道是对输出信号的幅度作进一步的处理，例如幅度精调、放大、衰减、偏移等。

为了准确测量被测网络的幅频特性，作为测试源的扫频信号在频率变化过程中，其幅度应该是恒定不变的。然而，如图1结构的现有信号发生器的扫频信号的幅度平坦度较差。这主要是由于该结构中由DAC、滤波器、模拟通道构成的信号***的幅频特性曲线是不平坦的，因此即使在带宽范围之内，上述DDS信号发生器的输出的不同频率的波形的幅度也是不一致的。究其原因可分别从这三个部分进行分析。

(1)DAC：目前DAC实现的都不是理想的单位冲击采样，其传递函数大多具有SINC函数的包络特性，或者其它非线性的包络形状。

(2)滤波器：DDS信号发生器中常选用过渡特性陡峭的滤波器滤除正弦信号的谐波；但由于组成滤波器的元件品质因数不够大，在截止频率范围内的频率响应曲线有下凹或变圆滑，或者有纹波形状；

(3)模拟通道：模拟通道中的放大电路主要由运算放大器组成，根据运算放大器的频率响应特性，运算放大器对高频信号的幅度有衰减。

上述因素很大程度上影响了输出信号的幅度平坦度。为了解决这个问题，DDS信号发生器在出厂前都有一个校准的过程：利用万用表、功率计等仪器获取幅频特性曲线；根据幅频特性曲线的倒数由软件计算幅度精调系数。但这种软件校正的方法只能实现点频上校正，而扫频时输出信号的频率是在变化的，因此无法实现扫频时的幅度补偿。

发明内容

本发明的主要目的在于解决现有技术中存在的问题，提供一种具有幅度补偿功能的信号发生器及其方法，用以解决扫频时的幅度平坦度问题。

本发明的目的是通过下述技术方案予以实现的：

一种具有幅度补偿功能的信号发生器，包括：FPGA模块、DAC模块、低通滤波器和模拟通道；所述FPGA模块用于生成扫频信号；该扫频信号依次通过DAC模块、低通滤波器和模拟通道进行处理，形成最终输出的扫频信号；其特征在于：所述FPGA模块包括：时钟模块、扫频时间累加器、扫频曲线存储器、偏移乘法器、频率字加法器、频率累加器、载波存储器、幅频补偿单元和补偿乘法器；

所述时钟模块，用于为FPGA模块内部其他模块提供主时钟；

所述扫频时间累加器，用于以扫频时间控制字累加生成扫频时间累加值，并将该扫频时间累加值分别发送至扫频曲线存储器和幅频补偿单元；

所述扫频曲线存储器，用于基于预先设置的扫频曲线，根据所述扫频时间累加值输出对应的扫频曲线样点；

所述偏移乘法器，用于将所述扫频曲线样点与扫频偏移系数相乘，得到扫频频率字的增量；

所述频率字加法器，用于将所述扫频频率字的增量与基本扫频频率字相加，得到载波扫频频率字；

所述频率累加器，用于对所述载波扫频频率字进行累加，得到载波存储器读地址；

所述载波存储器，用于根据所述载波存储器读地址读取所存载波样点集的对应样点，并输出该输出载波；

所述幅频补偿单元，用于根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该输出补偿；

所述补偿乘法器，接收输出载波和输出补偿，用于将输出载波和输出补偿相乘，得到经幅度补偿后的扫频信号。

所述幅频补偿单元中设置有补偿延迟和幅频补偿存储器；

所述补偿延迟，接收扫频时间累加值，用于对所述扫频时间累加值进行延迟处理，得到幅频补偿存储器读地址；

所述幅频补偿存储器，用于根据所述幅频补偿存储器读地址读取所存幅频补偿曲线的对应样点，并输出该输出补偿。

所述幅频补偿单元中设置有补偿延迟和幅频补偿存储器；

所述幅频补偿存储器，用于根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿；

所述补偿延迟，接收该未延迟输出补偿，用于对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

所述幅频补偿曲线为所述DAC模块、低通滤波器、模拟通道所构成的信号***的幅频特性曲线的倒数。

一种具有幅度补偿功能的信号发生方法，由FPGA模块生成的扫频信号，经DAC模块进行数模转换、低通滤波器进行低通滤波和模拟通道进行幅度处理，形成最终输出的扫频信号；其特征在于：所述FPGA模块生成扫频信号的过程，包括：

以扫频时间控制字累加生成扫频时间累加值，并将该扫频时间累加值分别发送至扫频曲线存储器和幅频补偿单元；

发送至扫频曲线存储器的扫频时间累加值经过如下处理：

基于预先设置的扫频曲线，根据所述扫频时间累加值输出对应的扫频曲线样点；

将所述扫频曲线样点与扫频偏移系数相乘，得到扫频频率字的增量；

将所述扫频频率字的增量与基本扫频频率字相加，得到载波扫频频率字；

对所述载波扫频频率字进行累加，得到载波存储器读地址；

根据所述载波存储器读地址读取所存载波样点集的对应样点，并输出该输出载波；

发送至幅频补偿单元的扫频时间累加值经过如下处理：

根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该输出补偿；

将输出载波和输出补偿相乘，得到经幅度补偿后的扫频信号。

所述发送至幅频补偿单元的扫频时间累加值的处理过程包括如下步骤：

对所述扫频时间累加值进行延迟处理，得到幅频补偿存储器读地址；

根据所述幅频补偿存储器读地址读取所存幅频补偿曲线的对应样点，并输出该输出补偿。

所述发送至幅频补偿单元的扫频时间累加值的处理过程包括如下步骤：

根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿；

对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

所述幅频补偿曲线为所述DAC模块、低通滤波器、模拟通道所构成的信号***的幅频特性曲线的倒数。

通过本发明实施例，在FPGA模块输出扫频信号前，根据其频率变化，先乘上该幅频补偿曲线，则经过后续DAC、低通滤波器、模拟通道的信号***之后，该扫频信号仍然是恒包络的，解决了扫频时的幅度平坦度问题。

另外，该信号发生器扫频的起始频率、终止频率改变时，只需配置扫频偏移系数和频率字的基本量即可，无需修改扫频曲线存储器，大大提高了***效率。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为典型的采用DDS技术的信号发生器实现扫频功能的结构框图；

图2为现有信号发生器中FPGA模块内部结构示意图；

图3为本发明实施例FPGA模块内部功能模块结构框图；

图4为幅频补偿曲线校准流程图；

图5为具有幅度补偿功能的信号发生方法流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。

本发明所设计的具有幅度补偿功能的信号发生器在硬件结构上与图1所示的现有信号发生器结构相同，包括：FPGA模块、DAC模块、低通滤波器和模拟通道。所述FPGA模块用于生成扫频信号。该扫频信号依次通过DAC模块、低通滤波器和模拟通道进行处理，形成最终输出的扫频信号。

其中，本发明重点设计的是FPGA内部的功能模块结构，以最终改善输出扫频信号的幅度平坦度。图3为FPGA模块内部功能模块结构框图。如图所示，该FPGA模块，包括：时钟模块400、扫频时间累加器401、扫频曲线存储器402、偏移乘法器403、频率字加法器404、频率累加器405、载波存储器406、幅频补偿单元和补偿乘法器409。

所述时钟模块400，用于为FPGA模块内部其他模块提供主时钟420。

所述扫频时间累加器401，用于以扫频时间控制字431累加生成扫频时间累加值421，并将该扫频时间累加值421分别发送至扫频曲线存储器402和幅频补偿单元。假设扫频时间累加器的位宽是N位，则

扫频周期＝主时钟420周期×2^N/扫频时间控制字431    (公式1)

所述扫频曲线存储器402，用于基于预先设置的扫频曲线432，根据所述扫频时间累加值421输出对应的扫频曲线样点422。该扫频曲线432是在扫频信号开始输出前，由处理器将扫频方式对应的扫频曲线432写入该扫频曲线存储器402的。这样，只要不改变扫频方式，处理器就无需重新配置扫频曲线存储器。

通常情况下，扫频时间累加值421的位宽N大于扫频曲线存储器的地址位宽M，则将前者的高M位送给后者，作为后者的读地址。

扫频时间累加器累加一周，则从扫频曲线存储器中读出的所有扫频曲线样点422就是一个扫频周期。

所述偏移乘法器403，用于将所述扫频曲线样点422与扫频偏移系数433相乘，得到扫频频率字的增量423。该扫频偏移系数433由处理器预先写入偏移乘法器403。该偏移乘法器403的乘法公式如下：

扫频频率字的增量423＝扫频曲线样点422×扫频偏移系数433  (公式2)

所述频率字加法器404，用于将所述扫频频率字的增量423与基本扫频频率字434相加，得到载波扫频频率字424，假设其位宽为K位。该基本扫频频率字434由处理器预先写入频率字加法器404。该频率字加法器404的加法公式如下：

载波扫频频率字424＝基本扫频频率字434+扫频频率字的增量423  (公式3)

所述频率累加器405，用于对所述载波扫频频率字424进行累加，得到载波存储器读地址425。

对于频率累加器405，它对所述载波扫频频率字424进行累加，假设在主时钟脉冲的某一个时刻M，频率累加器405输出的结果(即载波存储器读地址425)为P_M；前一时刻M-1输出的结果为P_M-1，则有如下关系：

P_M＝P_M-1+载波扫频频率字424    (公式4)

通过公式2、3、4可以清楚的看出扫频曲线决定了扫频信号的频率变化方式。

另一方面根据公式2，以16位数据位宽的扫频曲线存储器为例，其扫频曲线的范围是0～0xFFFF。如果用户修改了扫频的起始频率、终止频率，则只需修改扫频偏移系数433以及基本扫频频率字434即可，无需修改2^M个样点的扫频曲线，这样可大大提高***效率。根据公式4可以算出起始频率与终止频率之间的最小者所对应的频率字，以KW_min表示；二者之间的最大者对应的频率字以KW_max表示。仍以16位数据位宽的扫频曲线存储器为例，则它们之间有如下关系式：

基本扫频频率字434＝KW_min  (公式5)

扫频偏移系数433＝(KW_max-KW_min)/65535    (公式6)

所述载波存储器406，用于根据所述载波存储器读地址425读取所存载波样点集435的对应样点，并输出该输出载波426。该载波样点集435由处理器预先存入载波存储器406。该载波样点集435为载波形状的一个周期的样点集合。该载波形状可以是正弦波、方波、锯齿波等。该输出载波426就是频率按照扫频方式变化的数字扫频信号了。在FPGA内部，它是恒包络的，如果直接输出给DAC，则经过滤波器和模拟通道后幅度平坦度变差。

所述幅频补偿单元，用于根据所述扫频时间累加值421读取所存幅频补偿曲线436的对应样点，并输出该输出补偿428。该幅频补偿曲线436由处理器预先存入幅频补偿单元。

所述补偿乘法器409，接收输出载波426和输出补偿428，用于将输出载波426和输出补偿428相乘，得到经幅度补偿后的扫频信号。

如前文所述，由DAC、滤波器、模拟通道构成的信号***的幅频特性曲线是不平坦的，但这个曲线通过万用表、功率计等设备是可以测量出来的。本发明即是利用这一点对扫频信号进行全频率补偿的。其基本原理是利用A＝A×(1/B)×B公式：此处A是恒包络的扫频信号；B是上述信号***不平坦的幅频特性曲线；1/B是该幅频特性曲线的倒数，称为幅频补偿曲线。本发明即是在FPGA模块输出扫频信号前，根据其频率变化，先乘上该幅频补偿曲线(即幅频特性曲线的倒数)，则经过后续DAC、滤波器、模拟通道的信号***之后，该扫频信号仍然是恒包络的，解决了扫频时的幅度平坦度问题。

信号发生器在出厂前都有一个校准的过程，为了得到上述幅频补偿曲线，采用图4所示的流程。校准时，配置载波形状为正弦波、幅频补偿曲线为常数、线性扫频方式、扫频的频率范围从1KHz到产品所要求最高频率值，这样FPGA输出的是线性扫频的正弦波，由于未经过补偿，其包络是等幅的。利用万用表、功率计等测量设备就可以测出幅频特性曲线；经过软件计算后，就可得到幅频补偿曲线。

由于，输出载波426是由扫频时间累加值421经过扫频曲线存储器402、偏移乘法器403、频率字加法器404、频率累加器405、载波存储器406等一系列模块处理后得到的，而输出补偿428是由扫频时间累加值421经过幅频补偿单元处理得到的。因此，通常输出载波426与输出补偿428之间是存在时差的。为了使输出载波426与输出补偿428在时序上相一致，则需要在所述幅频补偿单元中设置补偿延迟单元。

如图3所示，所述幅频补偿单元中设置有补偿延迟407和幅频补偿存储器408。

所述补偿延迟407，接收扫频时间累加值421，用于对所述扫频时间累加值421进行延迟处理，得到延迟后的扫频时间累加值，作为幅频补偿存储器读地址427。

所述幅频补偿存储器408，用于根据所述幅频补偿存储器读地址427读取所存幅频补偿曲线436的对应样点，并输出该输出补偿428。该幅频补偿曲线436由处理器预先存入幅频补偿存储器408。

本实施例是对扫频时间累加值421作延迟，也可以对幅频补偿存储器408的输出作延迟，目的都是让输出载波426与输出补偿428之间时序一致，具体方案如下：

所述幅频补偿单元中设置有补偿延迟和幅频补偿存储器。

所述幅频补偿存储器，用于根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿。该幅频补偿曲线由处理器预先存入幅频补偿存储器。

所述补偿延迟，接收该未延迟输出补偿，用于对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

根据图3，扫频时间累加器401与补偿乘法器409之间存在两条数据通路，起点均为扫频时间累加值421，通路1：421→422→423→424→425→426；通路2：421→427→428。FPGA内部所有模块都在主时钟脉冲420下工作，通路1所经过的处理模块比较多，通路2的处理模块较少。如果没有补偿延迟，则通路1的时延要大于通路2的时延。为了让二者时延一致，需要通过补偿延迟模块407对通路2进行额外的延迟。通路1、2之间的时延具体相差多少，与FPGA的具体实现有关。

图5为具有幅度补偿功能的信号发生方法流程图。如图所示，该信号发生方法由FPGA模块生成的扫频信号，经DAC模块进行数模转换、低通滤波器进行低通滤波和模拟通道进行幅度处理，形成最终输出的扫频信号。其中，该FPGA模块生成扫频信号，包括：

以扫频时间控制字431累加生成扫频时间累加值421，并将该扫频时间累加值421分别发送至扫频曲线存储器402和幅频补偿单元；

发送至扫频曲线存储器402的扫频时间累加值421经过如下处理：

基于预先设置的扫频曲线432，根据所述扫频时间累加值421输出对应的扫频曲线样点422；

将所述扫频曲线样点422与扫频偏移系数433相乘，得到扫频频率字的增量423；

将所述扫频频率字的增量423与基本扫频频率字434相加，得到载波扫频频率字424；

对所述载波扫频频率字424进行累加，得到载波存储器读地址425；

根据所述载波存储器读地址425读取所存载波样点集435的对应样点，并输出该输出载波426。

发送至幅频补偿单元的扫频时间累加值421经过如下处理：

根据所述扫频时间累加值421读取所存幅频补偿曲线436的对应样点，并输出该输出补偿428。

将输出载波426和输出补偿428相乘，得到经幅度补偿后的扫频信号。

如前所述，其中幅频补偿曲线436为DAC、滤波器、模拟通道所构成的信号***的幅频特性曲线的倒数。

所述发送至幅频补偿单元的扫频时间累加值421的处理过程具体包括如下步骤：

对所述扫频时间累加值421进行延迟处理，得到延迟后的扫频时间累加值，作为幅频补偿存储器读地址427；

根据所述幅频补偿存储器读地址427读取所存幅频补偿曲线436的对应样点，并输出该输出补偿428。

同样，该发送至幅频补偿单元的扫频时间累加值421的处理过程还可以如下述步骤：

根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿；

对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

综上所述，本发明提供了一种具有幅度补偿功能的信号发生器及其方法，在FPGA模块输出扫频信号前，根据其频率变化，先乘上该幅频补偿曲线，则经过后续DAC、低通滤波器、模拟通道的信号***之后，该扫频信号仍然是恒包络的，解决了扫频时的幅度平坦度问题。并且，该信号发生器扫频的起始频率、终止频率改变时，只需配置扫频偏移系数和频率字的基本量即可，无需修改扫频曲线存储器，大大提高了***效率。本领域一般技术人员在此设计思想之下所做任何不具有创造性的改造，均应视为在本发明的保护范围之内。

Claims (8)

1.一种具有幅度补偿功能的信号发生器，包括：FPGA模块、DAC模块、低通滤波器和模拟通道；所述FPGA模块用于生成扫频信号；该扫频信号依次通过DAC模块、低通滤波器和模拟通道进行处理，形成最终输出的扫频信号；其特征在于：所述FPGA模块包括：时钟模块、扫频时间累加器、扫频曲线存储器、偏移乘法器、频率字加法器、频率累加器、载波存储器、幅频补偿单元和补偿乘法器；

所述时钟模块，用于为FPGA模块内部其他模块提供主时钟；

所述扫频时间累加器，用于以扫频时间控制字累加生成扫频时间累加值，并将该扫频时间累加值分别发送至扫频曲线存储器和幅频补偿单元；

所述扫频曲线存储器，用于基于预先设置的扫频曲线，根据所述扫频时间累加值输出对应的扫频曲线样点；

所述偏移乘法器，用于将所述扫频曲线样点与扫频偏移系数相乘，得到扫频频率字的增量；

所述频率字加法器，用于将所述扫频频率字的增量与基本扫频频率字相加，得到载波扫频频率字；

所述频率累加器，用于对所述载波扫频频率字进行累加，得到载波存储器读地址；

所述载波存储器，用于根据所述载波存储器读地址读取所存载波样点集的对应样点，并输出该输出载波；

所述幅频补偿单元，用于根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该输出补偿；

所述补偿乘法器，接收输出载波和输出补偿，用于将输出载波和输出补偿相乘，得到经幅度补偿后的扫频信号。

2.如权利要求1所述的具有幅度补偿功能的信号发生器，其特征在于：所述幅频补偿单元中设置有补偿延迟和幅频补偿存储器；

所述补偿延迟，接收扫频时间累加值，用于对所述扫频时间累加值进行延迟处理，得到幅频补偿存储器读地址；

所述幅频补偿存储器，用于根据所述幅频补偿存储器读地址读取所存幅频补偿曲线的对应样点，并输出该输出补偿。

3.如权利要求1所述的具有幅度补偿功能的信号发生器，其特征在于：所述幅频补偿单元中设置有补偿延迟和幅频补偿存储器；

所述幅频补偿存储器，用于根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿；

所述补偿延迟，接收该未延迟输出补偿，用于对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

4.如权利要求1、2或3所述的具有幅度补偿功能的信号发生器，其特征在于：所述幅频补偿曲线为所述DAC模块、低通滤波器、模拟通道所构成的信号***的幅频特性曲线的倒数。

5.一种具有幅度补偿功能的信号发生方法，由FPGA模块生成的扫频信号，经DAC模块进行数模转换、低通滤波器进行低通滤波和模拟通道进行幅度处理，形成最终输出的扫频信号；其特征在于：所述FPGA模块生成扫频信号的过程，包括：

以扫频时间控制字累加生成扫频时间累加值，并将该扫频时间累加值分别发送至扫频曲线存储器和幅频补偿单元；

发送至扫频曲线存储器的扫频时间累加值经过如下处理：

基于预先设置的扫频曲线，根据所述扫频时间累加值输出对应的扫频曲线样点；

将所述扫频曲线样点与扫频偏移系数相乘，得到扫频频率字的增量；

将所述扫频频率字的增量与基本扫频频率字相加，得到载波扫频频率字；

对所述载波扫频频率字进行累加，得到载波存储器读地址；

根据所述载波存储器读地址读取所存载波样点集的对应样点，并输出该输出载波；

发送至幅频补偿单元的扫频时间累加值经过如下处理：

根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该输出补偿；

将输出载波和输出补偿相乘，得到经幅度补偿后的扫频信号。

6.如权利要求5所述的具有幅度补偿功能的信号发生方法，其特征在于：所述发送至幅频补偿单元的扫频时间累加值的处理过程包括如下步骤：

对所述扫频时间累加值进行延迟处理，得到幅频补偿存储器读地址；

根据所述幅频补偿存储器读地址读取所存幅频补偿曲线的对应样点，并输出该输出补偿。

7.如权利要求5所述的具有幅度补偿功能的信号发生方法，其特征在于：所述发送至幅频补偿单元的扫频时间累加值的处理过程包括如下步骤：

根据所述扫频时间累加值读取所存幅频补偿曲线的对应样点，并输出该未延迟输出补偿；

对所述未延迟输出补偿进行延迟处理，得到延迟后的输出补偿。

8.如权利要求5、6、或7所述的具有幅度补偿功能的信号发生方法，其特征在于：所述幅频补偿曲线为所述DAC模块、低通滤波器、模拟通道所构成的信号***的幅频特性曲线的倒数。

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