CN103176945B - 现场可编程门阵列器件自重配置装置及方法 - Google Patents

Abstract

本申请涉及一种FPGA器件自重配置装置及方法，该装置包括设置在FPGA器件中的自配置电路以及设置在外部的信号调理电路，自配置电路包括第一至第三计数器及检测电路，第一至第三计数器用于接收同一时钟脉冲信号以进行定时，并在定时达到预设值时输出低电平信号，检测电路检测第一至第三计数器其中之一是否与其他两个计数器输出不同，并在检测到不同时输出低电平信号，当检测到输出均相同时输出与第一至第三计数器相同的电平信号，检测电路的输出端连接信号调理电路，信号调理电路将检测电路输出的低电平信号传输至重配置引脚，并控制重配置引脚保持低电平的时间在预设时间以上。本发明具有所需外部器件少、结构简单、占用PCB资源少的优点。

Description

现场可编程门阵列器件自重配置装置及方法

技术领域

本申请涉及空间仪器工程领域，尤其涉及一种现场可编程门阵列器件的自重配置装置及方法。

背景技术

随着航天技术的发展和各个领域的需求，越来越多的卫星和航天器投入使用。在轨航天器的功能越来越复杂，这就需要复杂的逻辑来实现更多的功能，大规模现场可编程门阵列(Field-ProgrammableGateArray，FPGA器件)是比较理想的器件，特别是SRAM(StaticRandomAccessMemory，静态随机存储器)型FPGA器件具有规模大、功能强、可重复编程等优势。目前，SRAM型FPGA器件在商业领域得到了广泛的应用。由于空间环境中有各种各样的粒子，例如质子、电子、α粒子、重离子、γ射线等等，这些粒子轰击到SRAM型FPGA器件上将会发生多种单粒子效应(SingleEventEffect，SEE)，例如单粒子翻转(SingleEventUpset，SEU)、单粒子功能中断(SingleEventFunctionalInterrupt，SEFI)、总剂量效应、单粒子锁定(SingleEventFunctionalLatchup，SEL)、单粒子烧毁(SingleEventBurnout，SEB)、位移损伤、单粒子瞬时干扰(SingleEventTransient，SET)等等。这些单粒子效应直接影响FPGA器件的功能和空间电子仪器的可靠性。因此，对于SRAM型FPGA器件在航天中的应用需要进行额外的加固设计，以增强其抗单粒子效应的能力，确保可靠运行。

为了抵御单粒子效应往往从器件级和设计级来对SRAM型FPGA器件进行加固。器件级是对器件本身进行耐辐照加固，主要是抵御总剂量效应和单粒子锁定等，各大芯片厂商会推出一些宇航级的耐辐照加固芯片可供选择。设计级则通过各种设计手段来进一步加固，主要是抵御单粒子翻转(SEU)和单粒子功能中断(SEFI)等。从设计角度对SRAM型FPGA器件进行抗单粒子效应加固，目前比较流行的两种做法是：

1：三模冗余+定时重配置：三模冗余是对FPGA器件内的用户逻辑进行备份，并通过多数表决器来保证某一个备份出错的时候，仍然有正确的输出。定时重配置则通过周期性地对FPGA器件进行完全重配置来消除单粒子效应导致的错误积累。

2：三模冗余+定时重刷新：三模冗余是对FPGA器件内的用户逻辑进行备份，并通过多数表决器来保证某一个备份出错的时候，仍然有正确的输出。定时重刷新则通过周期性地对FPGA器件内部的配置存储器进行完全重刷新来纠正单粒子效应导致的错误积累。

其中，三模冗余+定时重配置方案比较简单，适合于各类实时性要求不严格的场合，目前在各类航天器中都有实际应用。而三模冗余+定时重刷新方案则设计较复杂，适合于对实时性要求严格且不能中断程序运行的场合。

在三模冗余+定时重配置方案中，目前主流的做法是采用外部的器件来控制定时重配置，三模冗余则由用户在FPGA器件程序设计中添加。外部器件可以是单片机、看门狗电路以及Actel宇航级反熔丝FPGA器件等等。这种设计方案除了正常运行的FPGA器件之外，还需要额外的外部器件，这样占用了硬件电路的PCB面积、增加设计的复杂性和电路板布线的难度、增加重量和功耗，从而致使硬件设计的可靠性降低。

发明内容

在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。

本发明的一个主要目的在于提供一种无需增加外部重配置电路、所需外部器件少、结构简单、占用PCB资源少的FPGA器件自重配置装置及方法。

为实现上述目的，本发明提供了一种FPGA器件自重配置装置，包括设置在FPGA器件中的自配置电路以及设置在FPGA器件外部的信号调理电路，自配置电路包括第一至第三计数器以及连接至第一至第三计数器的检测电路，第一至第三计数器用于接收同一时钟脉冲信号以进行定时，并在定时达到预设值时输出低电平信号，否则输出高电平信号，检测电路用于检测第一至第三计数器其中之一是否与其他两个计数器输出不同的电平信号，并在检测到不同时输出低电平信号，当检测到第一至第三计数器输出相同的电平信号时输出与第一至第三计数器相同的电平信号，检测电路的输出端连接信号调理电路，信号调理电路用于将检测电路输出的低电平信号传输至FPGA器件的重配置引脚，并控制重配置引脚保持低电平的时间在预设时间以上。

为实现本发明的目的，本发明还提供了一种FPGA器件自重配置方法，包括：

通过设置在FPGA器件中的三个计数器接收同一脉冲信号进行定时，并在定时达到预设值时输出低电平，否则输出高电平；

通过设置在FPGA器件中的检测电路检测三个计数器输出的电平信号，如果三个计数器输出的电平信号不同，检测电路输出低电平信号，如果三个计数器输出的电平信号相同，检测电路输出与第一至第三计数器相同的电平信号；

将检测电路输出的低电平信号从FPGA器件的外部传输至现场可编程门阵列器件的重配置引脚，并控制重配置引脚保持低电平的时间在预设时间以上。

本发明的FPGA器件自重配置装置及方法不需要增加额外的单片机、FPGA器件或者看门狗电路，只在FPGA器件内设置自配置电路，在FPGA器件外部设置简单的信号调理电路即可，结构简单，容易布线，仅占用很小的FPGA器件内部资源，占用的PCB资源较少，不仅实现了定时重配置，还具有检测错误的功能，可在检测到错误时强制执行重配置。

附图说明

参照下面结合附图对本发明实施例的说明，会更加容易地理解本发明的以上和其它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中，相同的或类似的技术特征或部件将采用相同或类似的附图标记来表示。

图1为本发明现场可编程门阵列自重配置装置的一种实施方式的方框图。

图2为本发明现场可编程门阵列自重配置装置的一种实施方式的电路图。

图3为本发明现场可编程门阵列自重配置方法的一种实施方式的流程图。

图4为图3中步骤S2的流程图。

具体实施方式

下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。

对于SRAM型FPGA器件，一般都提供一个重配置引脚，通过在该引脚施加一个预设宽度的低电平脉冲，便可使FPGA器件进入重配置阶段。本发明提供了一种FPGA器件自重配置装置。在本发明的装置中，该预设宽度的低电平脉冲由待配置的FPGA器件自身提供，具体地，在待配置的FPGA器件中设置自配置电路，该自配置电路输出端作为待配置FPGA器件的一个I/O引脚，通过外部的信号调理电路与该重配置引脚相连，该自配置电路可定时输出重配置信号或者检测到错误时强制输出重配置信号，该重配置信号经信号调理电路调理之后输出至FPGA器件的重配置引脚，使FPGA器件进入重配置阶段，信号调理电路用于控制重配置引脚保持低电平的时间在预设时间以上。

本发明提供一种FPGA器件自重配置装置，包括设置在FPGA器件中的自配置电路以及设置在FPGA器件外部的信号调理电路，自配置电路包括第一至第三计数器以及连接至第一至第三计数器的检测电路，第一至第三计数器用于接收同一时钟脉冲信号以进行定时，并在定时达到预设值时输出低电平信号，否则输出高电平信号，检测电路用于检测第一至第三计数器其中之一是否与其他两个计数器输出不同的电平信号，并在检测到不同时输出低电平信号，当检测到第一至第三计数器输出相同的电平信号时输出与第一至第三计数器相同的电平信号，检测电路的输出端连接信号调理电路，信号调理电路用于将检测电路输出的低电平信号传输至重配置引脚，并控制重配置引脚保持低电平的时间在预设时间以上。

可选地，检测电路包括第一至第三表决器，第一至第三运算器、第一至第三三态门电路，第一至第三表决器各具有第一至第三输入端以及第一输出端和第二输出端，第一计数器的输出端连接至第一表决器的第一输入端、第二表决器的第二输入端以及第三表决器的第二输入端，第二计数器的输出端连接第二表决器的第一输入端、第一表决器的第二输入端以及第三表决器的第三输入端，第三计数器的输出端连接第三表决器的第一输入端、第一表决器的第三输入端以及第二表决器的第三输入端，第一运算器用于对第一计数器的输出端以及第一表决器的第一输出端进行与运算之后输出至第一三态门电路的输入端，第一表决器的第二输出端作为第一三态门电路的控制端，第二运算器用于对第二计数器的输出端以及第二表决器的第一输出端进行与运算之后输出至第二三态门电路的输入端，第二表决器的第二输出端作为第二三态门电路的控制端，第三运算器用于对第三计数器的输出端以及第三表决器的第一输出端进行与运算之后输出至第三三态门电路的输入端，第三表决器的第二输出端作为第三三态门电路的控制端，第一至第三三态门电路的输出端相连后作为检测电路的输出端，第一、第二或第三表决器的第一输出端在对应的第二、第三输入端的电平信号相同时输出高电平信号，在对应的第二、第三输入端的电平信号不同时输出低电平信号，第一、第二或第三表决器的第二输出端在对应的第一输入端的电平信号与对应的第二、第三输入端的电平信号均不相同时输出高电平信号，在对应的第一输入端的电平信号与第二、第三输入端其中之一的电平信号相同时输出低电平信号。

参考图1，为本发明FPGA器件自重配置装置的方框图。本发明的实施例中，以XilinxVirtex系列的FPGA器件100为例进行具体说明，要使XilinxVirtex系列的FPGA器件100进入重配置阶段，需要其引脚PROGRAM保持300ns(纳秒)以上的低电平。在该FPGA器件100内部设置自配置电路10，自配置电路10的输出端I/O通过设置在FPGA器件100外部的信号调理电路20连接FPGA器件100的引脚PROGRAM，正常工作时自配置电路10的输出端I/O输出高电平。自配置电路10用于接收时钟信号以进行定时，其输出端I/O可在定时达到预设值时输出低电平信号，即配置信号；当自配置电路10检测到错误时，其强制输出低电平；自配置电路10输出的低电平信号经调理电路20传输至引脚PROGRAM，调理电路20保证该低电平信号维持300ns以上以使FPGA器件100进入重置阶段。

参考图2，为本发明的FPGA器件自重配置装置的电路图。为了满足航天应用的需求，需要对FPGA器件进行抗单粒子翻转加固设计，本发明的自配置电路采用改进了的三模冗余设计方式，同时具备加固功能和错误检测功能。如图2所示，自配置电路10包括计数器Counter1-Counter3、表决器M1-M3，运算器U1-U3、三态门电路T1-T3，表决器M1-M3各具有输入端P、I1、I2以及输出端X和Y。表决器M1-M3，运算器U1-U3、三态门电路T1-T3构成检测电路。计数器Counter1-Counter3的输入端用于接收时钟脉冲信号，计数器Counter1的输出端连接至表决器M1的输入端P，还连接表决器M2和M3的输入端I1。计数器Counter2的输出端连接表决器M2的输入端P，还连接表决器M1的输入端I1以及表决器M3的输入端I2。计数器Counter3的输出端连接表决器M3的输入端P以及表决器M1、M2的输入端I2。运算器U1用于对计数器Counter1的输出端以及表决器M1的输出端X进行与运算之后输出至三态门电路T1的输入端，表决器M1的输出端Y作为三态门电路T1的控制端。运算器U2用于对计数器Counter2的输出端以及表决器M2的输出端X进行与运算之后输出至三态门电路T2的输入端，表决器M2的输出端Y作为三态门电路T2的控制端。运算器U3用于对计数器Counter3的输出端以及表决器M3的输出端X进行与运算之后输出至三态门电路T3的输入端，表决器M3的输出端Y作为三态门电路T3的控制端。三态门电路T1-T3的输出端相连后作为自配置电路10的输出端I/O。

信号调理电路20包括电容C1以及上拉电阻R1，电容C1的一端连接配置电路10的输出端I/O，另一端连接上拉电阻R1的一端以及FPGA器件100的引脚PROGRAM，上拉电阻R1的另一端连接电源。

计数器Counter1-Counter3用于对接收的时钟脉冲进行计数，当计数达到预设值时输出低电平，否则输出高电平。

参见下表，为各表决器M1-M3的输入端P、I1、I2和输出端X、Y的真值表。各表决器M1-M3的输入端I1、I2用于检测错误，当各表决器M1-M3的输入端I1和I2的电平信号相同时，对应的输出端X输出高电平“1”，当各表决器M1-M3的输入端I1和I2的电平信号不同时，对应的输出端X输出低电平“0”。如果各表决器M1-M3的输入端P与对应的输入端I1和I2均不同，对应的输出端Y输出高电平“1”，如果各表决器M1-M3的输入端P与对应的输入端I1和I2其中之一相同，对应的输出端Y输出低电平“0”。

P	I1	I2	X	Y
					0	0	0	0	1
0	0	1	0	0

0	1	0	0	0
					0	1	1	1	1
1	0	0	1	1
					1	0	1	0	0
1	1	0	0	0
					1	1	1	0	1

正常情况下，计数器Counter1-Counter3接收的时钟脉冲信号完全相同，因此输出也完全相同，三个表决器M1-M3的输出端X均输出高电平，三个表决器M1-M3的输出端Y均输出低电平，计数没有达到预设值时，三态门电路T1-T3的输出端均输出高电平，达到预设值时，三态门电路T1-T3的输出端均输出低电平。

假设由于空间单粒子效应，导致FPGA器件100内部的存储单元发生单粒子翻转，致使其中一个计数器，如计数器Counter1出错，其余两个计数器正常，此时，对于表决器M1来说，其输入端I1、I2的电平信号相同，其输入端P的电平信号不同于输入端I1、I2的电平信号，因此输出端X输出高电平，输出端Y输出高电平，三态门电路T1关闭，三态门电路T1的输出端变为高阻态，禁止输出。

对于表决器M2来说，其输入端I1、I2的电平信号不同，输入端P的电平信号与输入端I1、I2之一相同，因此输出端X输出低电平，输出端Y输出低电平，运算器U2输出低电平，三态门电路T2输出低电平。

对于表决器M3来说，其输入端I1、I2不同，输入端P的电平信号与输入端I1、I2之一相同，因此输出端X输出低电平，输出端Y输出低电平，运算器U3输出低电平，三态门电路T3输出低电平。

信号调理电路20中，电容C1和上拉电阻R1构成充放电电路，正常工作时电容C1两端均为高电平，当接收到三态门电路T2和T3输出的低电平信号时，电容C1开始放电以将引脚PROGRAM拉为低电平，适当选取电容C1和上拉电阻R1的参数值便可使引脚PROGRAM的低电平的保持时间在300ns以上，对于其它系列的FPGA器件，可通过电容C1和上拉电阻R1参数值的选择获得不同的放电时间，以适应不同的低电平保持时间的需求。当放电结束之后，电容C1起到隔离的作用，由上拉上拉电阻R1保证引脚PROGRAM恢复为高电平，以保证重置完成后FPGA器件100恢复正常工作。

可选地，信号调理电路还包括手动开关K1，手动开关K1一端连接引脚PROGRAM，另一端接地，手动开关用于手动复位以启动FPGA器件100的重配置。

可选地，信号调理电路20还包括下拉电阻R2，下拉电阻R2的一端连接三态门电路T1-T3的输出端，另一端接地。在航天应用中，除了FPGA器件内部的配置存储器容易发生单粒子效应而发生错误外，FPGA器件内部的一些重要寄存器也会发生单粒子效应而出错，这样将导致FPGA器件的一些重要功能失效，也就是单粒子功能中断，单粒子功能中断可分为以下两种情况；

1，上电复位逻辑(POR)寄存器和一些全局信号等发生错误，将导致FPGA器件所有的输入、输出引脚失效，变为高阻态。

2，SelectMAP配置寄存器、JTAG配置寄存器和FAR帧地址寄存器发生错误，将导致FPGA器件的配置接口失效，其余输出/输出接口正常。

对于第一种情况，虽然FPGA器件内部的程序还能够正常运行，但是输入/输出引脚变为高阻态失效，也将导致FPGA器件无法正常工作。在信号调理电路20中设置下拉电阻R2，一旦FPGA器件的所有输入/输出变为高阻态失效，电容C1将通过该下拉电阻R2放电，致使引脚PROGRAM变为低电平，通过适当选择电容C1的容值以及下拉电阻R2的阻值可以使引脚PROGRAM的低电平维持300ns以上。这样，就实现了发生单粒子功能中断时自动进入重配置状态，使FPGA器件100恢复正常工作。

对于第二种情况，仅是配置电路接口失效，其余输入/输出引脚和FPGA器件内部的程序仍然可以正常工作，这样不影响***功能。等待计数达到预设值执行定时重配置之后，将纠正这些错误，从而使FPGA器件100恢复正常工作状态。

因此，信号调理电路20中设置下拉电阻R2，可实现单粒子功能中断时的自动重配置，以使FPGA器件恢复正常工作。

参考图3，本发明的FPGA器件自重配置方法应用本发明的FPGA器件自重配置装置进行FPGA器件的重配置，包括以下步骤：

步骤S1：通过设置在FPGA器件中的三个计数器(即计数器Counter1-Counter3)接收同一脉冲信号进行定时，并在定时达到预设值时输出低电平，否则输出高电平；

步骤S2：通过设置在FPGA器件中的检测电路检测三个计数器输出的电平信号，如果三个计数器输出的电平信号不同，检测电路输出低电平信号，如果三个计数器输出的电平信号相同，检测电路输出与三个计数器相同的电平信号；

步骤S3：将检测电路输出的低电平信号从FPGA器件的外部传输至所FPGA器件的重配置引脚，即引脚PROGRAM，并控制重配置引脚保持低电平的时间在预设时间以上。

参考图4，可选地，步骤S2包括以下步骤：

步骤S21：分别判断三个计数器中的其中两个的输出是否相同；本步骤中，分别对三个计数器的输出进行两两判断，例如，判断计数器Counter1和Counter2的输出是否相同(即是否都为高电平“1”或低电平“0”)，判断计数器Counter2和Counter3的输出是否相同，还判断计数器Counter1和Counter3的输出是否相同；

步骤S22：对于任意两个计数器输出相同的情况，将另一个计数器的输出与高电平“1”进行“与”运算；对于任意两个计数器输出不同的情况，将另一个计数器与低电平“0”进行“与”运算；例如，当计数器Counter1和Counter2的输出相同，将计数器Counter3的输出与高电平“1”进行“与”运算，否则将计数器Counter3的输出与低电平“0”进行“与”运算；当计数器Counter2和Counter3的输出相同，将计数器Counter1的输出与高电平“1”进行“与”运算，否则将计数器Counter1的输出与低电平“0”进行“与”运算；当计数器Counter1和Counter3的输出相同，将计数器Counter2的输出与高电平“1”进行“与”运算，否则将计数器Counter2的输出与低电平“0”进行“与”运算；

步骤S23：分别判断三个计数器与另外两个计数器的输出是否相同；本步骤中，判断计数器Counter1的输出是否与计数器Counter1和Counter2相同，判断计数器Counter2的输出是否与计数器Counter1和Counter3相同，还判断计数器Counter3的输出是否与计数器Counter1和Counter2相同；

步骤S24：如果其中一个计数器与另外两个计数器输出均不同，禁止输出该计数器与高电平“1”或低电平“0”进行“与”运算后的结果；例如，如果计数器Counter1的输出与计数器Counter1和Counter2均不同，禁止输出计数器Counter1与高电平“1”或低电平“0”进行“与”运算后的结果；如果计数器Counter2的输出与计数器Counter1和Counter3均不同，禁止输出计数器Counter2与高电平“1”或低电平“0”进行“与”运算后的结果；如果计数器Counter3的输出与计数器Counter1和Counter2均不同，禁止输出计数器Counter3与高电平“1”或低电平“0”进行“与”运算后的结果；

步骤S25：如果其中一个计数器的输出与另外两个计数器之一输出相同，输出该计数器与高电平“1”或低电平“0”进行“与”运算后的结果。例如，如果计数器Counter1的输出与计数器Counter1或者Counter2的输出相同，输出计数器Counter1与高电平“1”或低电平“0”进行“与”运算后的结果；如果计数器Counter2的输出与计数器Counter1或Counter2相同，输出计数器Counter2与高电平“1”或低电平“0”进行“与”运算后的结果；如果计数器Counter3的输出与计数器Counter1或Counter2相同，输出计数器Counter3与高电平“1”或低电平“0”进行“与”运算后的结果。

本发明的自重配置装置及方法不需要增加额外的单片机、FPGA器件或者看门狗电路，只在FPGA器件内设置自配置电路，在FPGA器件外部设置简单的信号调理电路即可，结构简单，容易布线，仅占用很小的FPGA器件内部资源，占用较少的PCB资源，利用三个计数器和检测电路实现了三模冗余的加固方式，不仅实现了定时重配置，还具有检测错误的功能，可在检测到错误时强制执行重配置，还可实现发生单粒子功能中断时的自动重配置。

在本发明的***中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

在本发明的设备中，显然，各部件可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。

虽然已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本申请的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。

Claims (7)

1.一种现场可编程门阵列器件自重配置装置，包括设置在现场可编程门阵列器件中的自配置电路以及设置在所述现场可编程门阵列外部的信号调理电路，所述自配置电路包括第一至第三计数器以及连接至所述第一至第三计数器的检测电路，所述第一至第三计数器用于接收同一时钟脉冲信号以进行定时，并在定时达到预设值时输出低电平信号，否则输出高电平信号，所述检测电路用于检测所述第一至第三计数器其中之一是否与其他两个计数器中某一个输出不同的电平信号，并在检测到不同时输出低电平信号，当检测到所述第一至第三计数器输出相同的电平信号时输出与所述第一至第三计数器相同的电平信号，所述检测电路的输出端连接所述信号调理电路，所述信号调理电路用于将所述检测电路输出的低电平信号传输至所述现场可编程门阵列器件的重配置引脚，并控制所述重配置引脚保持低电平的时间在预设时间以上。

2.如权利要求1所述的现场可编程门阵列器件自重配置装置，其特征在于，所述检测电路包括第一至第三表决器，第一至第三运算器、第一至第三三态门电路，所述第一至第三表决器各具有第一至第三输入端以及第一输出端和第二输出端，所述第一计数器的输出端连接至所述第一表决器的第一输入端、所述第二表决器的第二输入端以及第三表决器的第二输入端，所述第二计数器的输出端连接所述第二表决器的第一输入端、第一表决器的第二输入端以及第三表决器的第三输入端，所述第三计数器的输出端连接所述第三表决器的第一输入端、第一表决器的第三输入端以及第二表决器的第三输入端，所述第一运算器用于对所述第一计数器的输出端以及所述第一表决器的第一输出端进行与运算之后输出至所述第一三态门电路的输入端，所述第一表决器的第二输出端作为所述第一三态门电路的控制端，所述第二运算器用于对所述第二计数器的输出端以及第二表决器的第一输出端进行与运算之后输出至所述第二三态门电路的输入端，所述第二表决器的第二输出端作为所述第二三态门电路的控制端，所述第三运算器用于对所述第三计数器的输出端以及所述第三表决器的第一输出端进行与运算之后输出至所述第三三态门电路的输入端，所述第三表决器的第二输出端作为所述第三三态门电路的控制端，所述第一至第三三态门电路的输出端相连后作为所述检测电路的输出端，所述第一、第二或第三表决器的第一输出端在对应的第二、第三输入端的电平信号相同时输出高电平信号，在对应的第二、第三输入端的电平信号不同时输出低电平信号，所述第一、第二或第三表决器的第二输出端在对应的第一输入端的电平信号与对应的第二、第三输入端的电平信号均不相同时输出高电平信号，在对应的第一输入端的电平信号与第二、第三输入端其中之一的电平信号相同时输出低电平信号。

3.如权利要求1所述的现场可编程门阵列器件自重配置装置，其特征在于，所述信号调理电路包括电容以及上拉电阻，所述电容的一端连接所述检测电路的输出端，另一端连接所述上拉电阻的一端以及所述现场可编程门阵列器件的重配置引脚，所述上拉电阻的另一端连接电源。

4.如权利要求3所述的现场可编程门阵列器件自重配置装置，其特征在于，所述信号调理电路还包括手动开关，所述手动开关的一端连接所述重配置引脚，另一端接地。

5.如权利要求3所述的现场可编程门阵列器件自重配置装置，其特征在于，所述信号调理电路还包括下拉电阻，所述下拉电阻的一端连接所述检测电路的输出端，另一端接地。

6.一种现场可编程门阵列器件自重配置方法，包括：

通过设置在现场可编程门阵列器件中的三个计数器接收同一脉冲信号进行定时，并在定时达到预设值时输出低电平，否则输出高电平；

通过设置在所述现场可编程门阵列器件中的检测电路检测所述三个计数器输出的电平信号，如果所述三个计数器输出的电平信号不同，所述检测电路输出低电平信号，如果所述三个计数器输出的电平信号相同，所述检测电路输出与所述第一至第三计数器相同的电平信号；

将所述检测电路输出的低电平信号从所述现场可编程门阵列器件的外部传输至所述现场可编程门阵列器件的重配置引脚，并控制所述重配置引脚保持低电平的时间在预设时间以上。

7.如权利要求6所述的现场可编程门阵列器件自重配置方法，其特征在于，检测电路检测所述三个计数器输出的电平信号的步骤包括：

分别判断所述三个计数器中的其中两个的输出是否相同；

对于任意两个计数器输出相同的情况，将另一个计数器的输出与高电平“1”进行“与”运算；对于任意两个计数器输出不同的情况，将另一个计数器与低电平“0”进行“与”运算；

分别判断所述三个计数器与另外两个计数器的输出是否相同；

如果其中一个计数器的与另外两个计数器输出均不同，禁止输出该计数器与高电平“1”或低电平“0”进行“与”运算后的结果；

如果其中一个计数器的输出与另外两个计数器之一输出相同，输出该计数器与高电平“1”或低电平“0”进行“与”运算后的结果。