CN103165414B - 形成用于半导体器件的图案的方法 - Google Patents

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Abstract

本公开内容提供一种方法，包括提供半导体衬底并且在半导体衬底上方形成第一层和第二层。图案化第一层，以提供第一元件、第二元件、以及介于第一元件和第二元件之间的空间。然后，在第一层的第一元件和第二元件上的侧壁上形成隔离元件。随后，使用隔离元件以及第一元件和第二元件作为掩模元件蚀刻第二层。本发明还提供了形成用于半导体器件的图案的方法。

Description

形成用于半导体器件的图案的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件的制造方法。
背景技术
随着技术进步，半导体器件的特征在于：减小前一代器件更多的尺寸的要求。然而，这样的尺寸减小受到在制造器件中使用的光刻工具的限制。由光刻工具制造的部件和空间的最小尺寸取决于工具的分辨能力。虽然已经生产了提高分辨能力的工具，诸如，浸没式光刻工具，但是提高的分辨能力通常不足，并且这种工具的销售时间通常落后于下一代器件的开发周期。可能存在可选方法，这种可选方法提供减小的最小间距(例如，部件尺寸和部件之间的空间宽度的总和)；然而，这些方法还可能不能提供适当的临界尺寸。另外，减小图案尺寸的方法通常效率低，例如，增加器件制造的成本和时间。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供半导体衬底；在所述半导体衬底上方形成第一层和第二层；图案化所述第一层，其中，图案化提供第一元件、第二元件、以及介于所述第一元件和所述第二元件之间的空间；在所述第一层的所述第一元件和所述第二元件的侧壁上形成隔离元件；以及使用所述隔离元件以及所述第一元件和所述第二元件作为掩模元件蚀刻所述第二层。
在该方法中，形成所述隔离元件包括：在所述图案化的第一层上方形成共形层；蚀刻所述共形层，以形成所述隔离元件。
在该方法中，所述第一层包括硬掩模材料。
在该方法中，所述第一层包括：选自由以下材料构成的组的成分：氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、及其组合。
在该方法中，所述第二层是硬掩模层。
该方法进一步包括：在随后的蚀刻工艺中，使用蚀刻的第二层作为掩模元件。
该方法进一步包括：在蚀刻所述半导体衬底的过程中，使用所述蚀刻的第二层作为掩模元件。
该方法进一步包括：在蚀刻在所述半导体衬底上方设置的目标层的过程中，使用所述蚀刻的第二层作为掩模元件。
在该方法中，所述目标层包括：选自由以下材料构成的组的成分：硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)、低-k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、以及其组合。
根据本发明的另一方面，提供了一种方法，包括：提供衬底，所述衬底具有第一层和形成在所述第一层上方的硬掩模层；在所述硬掩模层中蚀刻第一图案，其中，所述第一图案包括：具有第一宽度的多个元件；在蚀刻所述第一图案之后，对所述硬掩模层实施第二蚀刻工艺，其中，所述第二蚀刻工艺改进所述第一图案，从而提供具有第二宽度的多个元件的第二图案，所述第二宽度小于所述第一宽度；在所述硬掩模层中形成的所述第二图案上方形成共形层；蚀刻所述共形层，从而在具有所述第二宽度的多个元件中的每一个的侧壁上形成隔离元件；以及在蚀刻所述硬掩模层的同时，使用所述隔离元件和具有所述第二宽度的所述多个元件作为掩模元件。
在该方法中，所述隔离元件的宽度小于第二宽度。
在该方法中，所述第一层包括硬掩模材料，所述硬掩模材料与所述硬掩模层的成分不同。
该方法进一步包括：在所述硬掩模层上方设置的第一光刻胶层中形成所述第一图案，其中，在所述硬掩模层中蚀刻所述第一图案包括：使用所述第一光刻胶层作为掩模元件；以及在第二光刻胶层中形成第三图案，所述第二光刻胶层设置在具有所述第一图案的所述硬掩模层上方；以及在所述硬掩模层的所述第二蚀刻工艺期间，使用所述第二光刻胶层作为掩模元件，其中，所述硬掩模的所述第二蚀刻工艺在所述硬掩模层中提供所述第二图案。
在该方法中，所述共形层包括：氧化硅、氮化硅、氧化钛、以及氧化铝中的至少一种。
在该方法中，所述第二图案包括具有所述第二宽度的所述多个元件，其中，所述多个元件包括：基本类似尺寸的元件和空间，所述空间介于相邻元件之间。
根据本发明的又一方面，提供了一种半导体制造方法，包括：提供衬底；实施第一光刻工艺、第一蚀刻工艺、第二光刻工艺、以及第二蚀刻工艺，以在所述衬底上方设置的第一层中形成多个部件；在所述多个部件中的每一个上方形成侧壁隔离元件；以及在下层的各向异性蚀刻工艺期间，使用所述多个部件和所述侧壁隔离元件作为掩模元件。
在该方法中，蚀刻所述下层提供与浅沟槽隔离(STI)部件相关的图案。
在该方法中，蚀刻所述下层提供与接触部件相关的图案。
在该方法中，蚀刻所述下层提供与互连部件相关的图案。
在该方法中，所述互连部件是沟槽和通孔中的至少一个。
附图说明
当结合附图进行阅读时，通过以下详细描述最好地理解本公开内容的多个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。事实上，为了论述的清楚起见，多种部件的尺寸可以任意地增加或减小。
图1是根据本公开内容的一个或多个方面的形成图案的方法的实施例的流程图。
图2至图9示出了根据图1的方法的一个或多个方面的进行制造的器件的实施例。
具体实施方式
还应该理解，以下公开内容提供了用于实现本发明的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开内容。当然，这些仅是实例并且不是限制性的。而且，在以下说明中的第一部件形成在第二部件上方或上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括可以形成介于第一部件和第二部件之间的附加部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，多种部件可以以任意不同比例进行绘制。
图1示出在半导体器件上方形成图案的方法100。图2至图9是根据图1的方法100制造的器件200的实施例的横截面图。应该理解，图2至图9所示的器件200仅是示意性的并且不是限制性的。
应该理解，方法100包括具有互补金属氧化物半导体(CMOS)的技术工艺流程的特征步骤，并且从而在此仅简单地描述该方法。可以在方法100之前、之后、和/或之间实施额外步骤。类似地，可以识别可能从在此描述的掺杂方法中受益的器件的其他部分。
还应该理解，半导体器件200的部件可以通过互补金属氧化物半导体(CMOS)技术工艺流程制造，并且从而在此仅简单地描述一些工艺。而且，半导体器件200可以包括多种其他器件和部件，诸如：附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本公开内容的发明思想，简化了该半导体器件。半导体器件200包括可以互连的多个半导体器件(例如，晶体管)。
方法100开始于框102，其中，提供衬底。在实施例中，衬底包括硅衬底(例如，晶圆)。衬底可以是具有晶体结构的硅。在其他实施例中，衬底可以包括：诸如锗的其他元素半导体，或者包括化合物半导体，诸如碳化硅、砷化镓、砷化铟、以及磷化铟。在实施例中，衬底包括绝缘体上硅(SOI)衬底。
衬底可以包括：设置在包括导电层和绝缘层的体半导体层上方的任意数量的层。衬底可以进一步包括：形成在衬底上方和/或中的部件，诸如，掺杂区、栅极结构、隔离结构、有源区、和/或半导体器件中特有的其他合适部件；和/或工艺。
衬底可以包括目标层，使用方法100图案化该目标层。在实施例中，衬底本身是要图案化(例如，蚀刻)的“目标层”。示例性目标层包括：硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)、低-k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、其他层间(或金属间)介电(ILD)材料；和/或其他合适材料。在实施例中，通过以下沉积技术来沉积目标层，诸如等离子体增强CVD(PECVD)工艺的化学汽相沉积(CVD)工艺、原子层沉积(ALD)、旋涂、物理汽相沉积(PVD)、和/或其他合适沉积技术。
一层或多层可以位于目标层上方，例如，该一层或多层包括硬掩模层。硬掩模层可以包括：氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、和/或其他合适硬掩模材料。硬掩模层可以通过CVD、ALD、PVD、和/或其他合适沉积技术来形成。硬掩模层可以用于形成图案或者将图案转印至下面的目标层。
参考图2的实例，示出了半导体器件200，该半导体器件包括：设置在衬底202上方的多层。衬底202可以包括半导体(例如，硅)衬底。在实施例中，衬底202可以包括：包括导电层和绝缘层材料的任意多个层。另外，衬底202可以包括任意数量的部件和/或器件，诸如：栅极结构、互连结构、有源区、源极/漏极区、隔离结构、p-阱、n-阱、和/或半导体器件特有的其他部件。
半导体器件200包括：形成在衬底202上方的目标层204、第一层208、以及第二层206。目标层204可以包括：硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)、低-k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、其他层间(或金属间)介电(ILD)材料、和/或其他合适材料。层206和/或层208可以包括硬掩模材料。示例性硬掩模材料包括：氧化硅、氮化硅、氮氧化硅(SiON)、硅、氮化钛(TiN)、钛(Ti)、和/或其他合适硬掩模材料。层206和层208可以包括不同成分。
然后，方法100进行至框104，其中，在衬底上方形成第一掩模元件。可以在目标层上方形成第一掩模元件。在实施例中，多层介于目标层和第一掩模元件(例如，硬掩模层)之间。掩模元件可以包括感光材料(例如，光刻胶)。可以通过形成光刻胶层(例如，通过旋涂)，随后通过使用合适光刻方法图案化光刻胶来形成掩模元件。在实施例中，光刻方法包括：将光刻胶曝光为图案(使用合适辐射源)，将曝光的光刻胶进行显影、进行烘焙处理、进行清洗处理和/或其他合适CMOS处理方法。掩模元件可以提供包括多个元件(例如，线元件或其他部件)的图案。
在此描述的术语掩模元件指的是任何图案化层，该任何图案化层用于在处理(例如，蚀刻)相应衬底或层的其他部分的同时，掩蔽或保护衬底或层的一部分。
参考图2的实例，在衬底202上方设置掩模元件210。在一个实施例中，掩模元件210是光刻胶。掩模元件210包括具有间距p1的元件的图案。掩模元件210的图案进一步包括宽度w1，在图案的元件(例如，线元件)之间提供的该宽度w1。间距p1可以在约50纳米(nm)和约150nm之间。在实施例中，间距p1为约100nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。宽度w1可以在约20nm和约100nm之间。在实施例中，宽度w1为约50nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。掩模元件210可以使用半导体器件制造特有的光刻工艺形成。
然后，方法100进行至框106，其中，如以上参考框4描述的，使用掩模元件蚀刻第一层。第一层可以包括硬掩模层。在实施例中，在第一层上方直接形成掩模元件。可以使用各向异性蚀刻工艺蚀刻第一层。蚀刻可以包括：干蚀刻(例如，反应离子蚀刻、溅射、汽相蚀刻)、等离子体蚀刻、和/或其他合适蚀刻工艺。蚀刻可以提供第一层的图案，由掩模元件限定该图案。图案可以包括介于空间之间的多个元件(例如，线元件)。在实施例中，在蚀刻工艺之后，从衬底剥离掩模元件(例如，光刻胶)。
参考图3的实例，蚀刻以上参考图2描述的第一层208，以形成图3中所示的图案化层302。换句话说，将掩模元件210的图案转印至层302。图案化层302包括介于空间之间的多个元件。图案302可以包括元件之间(例如，空间)的宽度w2。宽度w2可以在约20nm和约50nm之间。在实施例中，宽度w2约为35nm。在实施例中，宽度w2约为50nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。
然后，方法100进行至框108，其中，形成第二掩模元件。可以使用第二光刻工艺(例如，以上参考方法100的框104描述的第一光刻工艺)形成第二掩模元件。
可以在图案化的第一层上方形成第二掩模元件。在实施例中，在图案化的第一层上方直接形成第二掩模元件。第二掩模元件还可以包括：与图案化的第一层下面的层(例如，第二硬掩模层)的接触面。可以通过形成光刻胶层(例如，通过旋涂)，并且使用合适光刻方法图案化光刻胶来形成掩模元件。在实施例中，光刻方法包括：将光刻胶曝光为图案，将曝光的光刻胶进行显影，进行烘焙处理，进行清洁处理和/或其他合适CMOS处理方法。掩模元件可以提供包括多个重复元件(例如，线元件)的图案。框108的掩模元件可以填充包括在图案化的第一层(如以上参考框106描述的图案化)中的空间。掩模元件可以进一步形成在图案化的第一层的线元件的一部分上方，例如，与空间或开口邻近。
参考图4的实例，在衬底202上方设置掩模元件402。在一个实施例中，掩模元件402是光刻胶。掩模元件402包括具有间距p2的图案。掩模元件402图案进一步包括宽度w3，在图案的元件(例如，线元件)之间提供宽度w3。间距p2可以在约50纳米(nm)和约150nm之间。在实施例中，间距p2为约100nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。宽度w3可以在约20nm和约100nm之间。在实施例中，宽度w3约为50nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。掩模元件402可以使用半导体器件制造特有的光刻工艺形成。
然后，方法100进行至框110，其中，使用第二掩模元件蚀刻以上还参考框106描述的第一层。第一层可以包括硬掩模层。在实施例中，在第一层上方直接形成第二掩模元件。可以使用各向异性蚀刻工艺蚀刻第一层。蚀刻可以包括：干蚀刻、等离子体蚀刻、和/或其他合适蚀刻工艺。蚀刻提供第一层的图案，由第二掩模元件限定(部分)该图案。在实施例中，在蚀刻工艺之后，从衬底剥离第二掩模元件(例如，光刻胶)。
框110的蚀刻提供了第一层的第三图案，由第一层的第一图案和第一层的第二图案结合得到该第一层的第三图案，其中，由框104的掩模元件限定并且在框106中提供的第一层的第一图案和由框108的掩模元件限定并且在框110中提供的第一层的第二图案。第三图案可以包括多个元件以及介于元件(例如，线元件)之间的空间(开口)。第三图案的元件的宽度可以小于第一图案和/或第二图案的宽度。第三图案的空间(开口)的宽度可以小于第一图案和/或第二图案的宽度。从而，第三图案提供减小的尺寸。
参考图5的实例，蚀刻以上参考图3描述的第一图案化层，以形成图5中所示的改进的图案化层502。将掩模元件402的图案转印至层302。改进的图案化层502可以包括在元件(例如，线元件)之间的宽度w4。宽度w4可以在约20nm和约50nm之间。在实施例中，宽度w4约为35nm。然而，大量其他实施例是可能的并且在本公开内容的范围内。改进的图案层502包括具有厚度t1的多个元件(例如，线元件)。厚度t1可以在约20nm和40nm之间。在实施例中，厚度t1约为30nm。
然后，方法100进行至框112，其中，在图案化的第一层(例如，由方法100的框106和110图案化的层)上形成一层。该层可以是共形层。在实施例中，该层被称为隔离层。该层可以是介电材料。用于在框112中形成的层的示例性材料包括：氧化硅、氮化硅、氧化钛、氧化铝、和/或其他合适材料。该层的厚度可以在约5nm和20nm之间。在实施例中，该层的厚度约为10nm。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、和/或本领域中公知的其他合适沉积工艺形成该层。
参考图6的实例，在改进的图案层502上方形成共形层602。共形层602可以是氧化硅、氮化硅、氧化钛、氧化铝、和/或其他合适材料。可以在图案化层502的元件的端部和顶部以及侧壁上形成共形层602。
然后，方法100进行至框114，其中，蚀刻在方法100的框112中形成的层(例如，隔离层)。蚀刻可以包括从图案化的第一层的图案(例如，线)的顶部和/或端部去除隔离层。去除可以包括从图案化的第一层的开口(例如，从下层的表面)去除该层。蚀刻可以包括：干蚀刻、等离子体蚀刻、湿蚀刻和/或包括要求额外光刻工艺的那些其他的合适工艺。
参考图7的实例，蚀刻以上参考图6描述的共形层602，以形成隔离元件702。在改进的图案层502的元件的侧壁上形成隔离元件702。隔离元件702包括宽度w5。宽度w5可以在约5nm和20nm之间。在实施例中，宽度w5约为10nm。在相邻的隔离元件702之间提供宽度w6。宽度w6可以在约10nm和约30nm之间。在图案化层502的相邻元件之间提供宽度w7。宽度w7可以在约20nm和约50nm之间。在实施例中，宽度w7为约35nm。宽度w7可以基本类似于以上参考图4描述的宽度w4。以上描述的尺寸w5、w6和/或w7仅是示意性的并且不是限制性的。
然后，方法进行至框116，其中，蚀刻也设置在衬底上方的第二层。第二层可以位于第一层下方。在实施例中，第二层包括与第一层的直接界面，然而，其他实施例是可能的。第二层可以包括硬掩模材料。用于第二层的示例性成分包括：氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、和/或其他合适材料。第二层可以通过CVD、PVD、ALD、和/或合适沉积方法形成。
可以使用由图案化的第一层和隔离材料限定的掩模元件蚀刻第二层(即，用于框116的蚀刻的掩模元件包括图案化的第一层和隔离元件)。蚀刻工艺可以是各向异性工艺。可以通过等离子体蚀刻、干蚀刻、和/或其他合适工艺提供蚀刻。在蚀刻第二层之后，可以从衬底去除隔离元件和/或改进的第一层。在实施例中，在蚀刻第二层的同时，整体或部分地去除隔离元件和/或改进的第一层。
参考图8的实例，隔离元件702和改进的第一层502的元件一起形成掩模元件804。使用掩模元件804限定第二层206的图案。将图案化的第二层示出为图案化的第二层802。图案化的第二层802包括第二层206位于掩模元件804下方的部分。
然后，方法100进行至框118，其中，使用图案化的第二层蚀刻目标层。可以使用图案化的第二层作为掩模元件蚀刻目标层。可以使用湿蚀刻、干蚀刻、等离子体蚀刻、和/或其他合适蚀刻工艺蚀刻目标层。可以使用图案化的目标层形成半导体器件的部件，例如，浅沟槽隔离(STI)部件、接触部件、诸如通孔或沟槽的互连部件、和/或其他合适部件。从而，可以在半导体制造工艺(例如，CMOS)的前道工序(FEOL)处理和/或后道工序(BEOL)处理期间实施方法100。
参考图9的实例，使用图案化层802作为掩模元件蚀刻以上参考图2描述的目标层204，以形成图案化的目标层902。图案化层902包括沟槽904。沟槽904的宽度可以基本类似于以上参考图7描述的宽度w6。在实施例中，沟槽904的宽度约为15nm。沟槽804的宽度可以限定临界尺寸(CD)。图案化层902可以提供浅沟槽隔离部件、接触部件、通孔、沟槽、孔、线、和/或其他半导体部件。
方法100可以继续其他工艺，包括去除覆盖目标层的第二层。可以通过合适剥离工艺、化学机械抛光(CMP)工艺、和/或其他合适工艺去除第二层。
在方法100的实施例中，省略明显的目标层。例如，使用图案化的第二层(例如，图案化层802)蚀刻半导体衬底(例如，硅衬底202)。衬底的蚀刻可以蚀刻衬底的外延或有源区。在实施例中，衬底的蚀刻提供了浅沟槽隔离部件。
以下描述示例性成分的实施例，然而，应该注意，这些成分仅是示意性的并且不是限制性的。在实施例中，第一层(例如，208)是氮化硅、氮化钛、或硅；第二层(例如，206)是氧化硅或氮氧化硅；以及共形层(例如，602)是氧化硅。在另一实施例中，第一层(例如，208)是氧化硅；第二层(例如，206)是氮化钛或硅；以及共形层(例如，602)是氧化钛或氧化铝。在另一实施例中，第一层(例如，208)是氧化硅、氮化钛或硅；第二层(例如，206)是氮化硅；以及共形层(例如，602)是氮化硅。
总之，在此所公开的方法和器件提供了一种方法，该方法用于形成具有减小的间距或几何形状的部件的器件。在这种情况下，本公开内容的实施例提供超过现有器件的多个优点。本公开内容的优点可以包括提供CD调节能力；以及控制并缩小CD尺寸。
从而，提供了一种方法，该方法提供了光刻-蚀刻-光刻-蚀刻(LELE)工艺，以形成图案化层(例如，硬掩模层)。LELE工艺之后沉积共形膜，蚀刻共形膜以在图案化层的元件的侧壁上形成隔离元件。然后，图案化层的元件和隔离元件用作掩模元件，以限定下层的图案。在实施例中，然后可以使用下层图案化目标层(例如，独立沉积的层或衬底)。图案化的目标层可以提供或限定半导体器件的线或孔部件。
在一个实施例中，描述半导体制造方法，该半导体制造方法包括：提供衬底并且实施第一光刻工艺、第一蚀刻工艺、第二光刻工艺、以及第二蚀刻工艺，以在设置在衬底上方的第一层中形成多个部件。然后，在多个部件的每个上形成侧壁隔离元件。然后，在下层的各向蚀刻工艺期间，多个部件和侧壁隔离元件用作掩模元件。
在实施例中，方法包括：提供半导体衬底并且在半导体衬底上方形成第一层和第二层。图案化第一层，以提供第一线元件、第二线元件、以及介于第一线元件和第二线元件之间的空间。在第一层的第一线元件和第二线元件的侧壁上形成隔离元件。随后，使用隔离元件以及第一线元件和第二线元件作为掩模元件对第二层实施蚀刻工艺。
在又一实施例中，方法包括：提供具有第一层和形成在第一层上方的硬掩模层的衬底，并且在硬掩模层中蚀刻第一图案。第一图案包括具有第一宽度的多个元件。在蚀刻第一图案之后，对硬掩模层实施第二蚀刻工艺。第二蚀刻工艺改进第一图案，以提供具有第二宽度的多个元件的第二图案。第二宽度小于第一宽度。共形层形成在硬掩模层中的第二图案上方，然后蚀刻共形层，以在具有第二宽度的多个元件中的每个的侧壁上形成隔离元件。在蚀刻第一层的同时，隔离元件和具有第二宽度的多个元件用作掩模元件(例如，保护隔离元件和多个元件下方的区域)。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的多个方面。本领域技术人员应该理解，他们可以容易地使用本公开内容作为基础来设计或修改用于实现与在此公开的实施例相同的目的和/或实现与其相同的优点的其他工艺和结构。本领域技术人员还应该认识到，这样的等效结构没有背离本公开内容的主旨和范围，并且他们可以在不脱离本公开内容的主旨和范围的情况下对其进行多种改变、替换和更改。

Claims (20)

1.一种形成半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上方形成第一层和第二层；
图案化所述第一层，其中，图案化提供第一元件、第二元件、以及介于所述第一元件和所述第二元件之间的空间；
在图案化所述第一层之后，在图案化的所述第一层的部分上方以及所述第一元件和所述第二元件之间的空间中形成掩模元件；
使用所述掩模元件对所述第一层实施蚀刻工艺以提供具有第二宽度的第一元件和第二元件；
在所述第一层的具有第二宽度的所述第一元件和所述第二元件的侧壁上形成隔离元件；以及
使用所述隔离元件以及具有第二宽度的所述第一元件和所述第二元件作为掩模元件蚀刻所述第二层。
2.根据权利要求1所述的形成半导体器件的方法，其中，形成所述隔离元件包括：
在所述图案化的第一层上方形成共形层；
蚀刻所述共形层，以形成所述隔离元件。
3.根据权利要求1所述的形成半导体器件的方法，其中，所述第一层包括硬掩模材料。
4.根据权利要求1所述的形成半导体器件的方法，其中，所述第一层包括：选自由以下材料构成的组的成分：氧化硅、氮化硅、氮氧化硅、硅、氮化钛、钛、及其组合。
5.根据权利要求1所述的形成半导体器件的方法，其中，所述第二层是硬掩模层。
6.根据权利要求1所述的形成半导体器件的方法，进一步包括：
在随后的蚀刻工艺中，使用蚀刻的第二层作为掩模元件。
7.根据权利要求1所述的形成半导体器件的方法，进一步包括：
在蚀刻所述半导体衬底的过程中，使用所述蚀刻的第二层作为掩模元件。
8.根据权利要求1所述的形成半导体器件的方法，进一步包括：
在蚀刻在所述半导体衬底上方设置的目标层的过程中，使用所述蚀刻的第二层作为掩模元件。
9.根据权利要求8所述的形成半导体器件的方法，其中，所述目标层包括：选自由以下材料构成的组的成分：硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅玻璃(FGS)、低-k介电材料、未掺杂硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)氧化物、以及其组合。
10.一种形成半导体器件的方法，包括：
提供衬底，所述衬底具有第一层和形成在所述第一层上方的硬掩模层；
在所述硬掩模层中蚀刻第一图案，其中，所述第一图案包括：具有第一宽度的多个元件和位于所述多个元件的每个之间的空间；
在蚀刻所述第一图案之后，在蚀刻的所述硬掩模层的部分上方以及所述多个元件的每个之间的空间中形成掩模元件；
使用所述掩模元件对所述硬掩模层实施第二蚀刻工艺，其中，所述第二蚀刻工艺改进所述第一图案，从而提供具有第二宽度的多个元件的第二图案，所述第二宽度小于所述第一宽度；
在所述硬掩模层中形成的所述第二图案上方形成共形层；
蚀刻所述共形层，从而在具有所述第二宽度的多个元件中的每一个的侧壁上形成隔离元件；以及
在蚀刻所述第一层的同时，使用所述隔离元件和具有所述第二宽度的所述多个元件作为掩模元件。
11.根据权利要求10所述的形成半导体器件的方法，其中，所述隔离元件的宽度小于第二宽度。
12.根据权利要求10所述的形成半导体器件的方法，其中，所述第一层包括硬掩模材料，所述硬掩模材料与所述硬掩模层的成分不同。
13.根据权利要求10所述的形成半导体器件的方法，进一步包括：
在所述硬掩模层上方设置的第一光刻胶层中形成所述第一图案，其中，在所述硬掩模层中蚀刻所述第一图案包括：使用所述第一光刻胶层作为掩模元件；以及
在第二光刻胶层中形成第三图案，所述第二光刻胶层设置在具有所述第一图案的所述硬掩模层上方；以及
在所述硬掩模层的所述第二蚀刻工艺期间，使用所述第二光刻胶层作为掩模元件，其中，所述硬掩模的所述第二蚀刻工艺在所述硬掩模层中提供所述第二图案。
14.根据权利要求10所述的形成半导体器件的方法，其中，所述共形层包括：氧化硅、氮化硅、氧化钛、以及氧化铝中的至少一种。
15.根据权利要求10所述的形成半导体器件的方法，其中，所述第二图案包括具有所述第二宽度的所述多个元件，其中，所述多个元件包括：相同尺寸的元件和空间，所述空间介于相邻元件之间。
16.一种半导体制造方法，包括：
提供衬底，所述衬底上设置有第一层；
实施第一光刻工艺和第一蚀刻工艺以在所述第一层中形成多个部件，其中，每个所述部件均具有第一宽度，和位于所述多个部件的每个之间的空间；
实施第二光刻工艺以在所述多个部件的部分上方以及所述多个部件的每个之间的空间中形成掩模元件；
使用所述掩模元件实施第二蚀刻工艺，以在所述衬底上方设置的第一层中形成具有第二宽度的多个部件；
在具有第二宽度的所述多个部件中的每一个上方形成侧壁隔离元件；以及
在下层的各向异性蚀刻工艺期间，使用具有第二宽度的所述多个部件和所述侧壁隔离元件作为掩模元件。
17.根据权利要求16所述的半导体制造方法，其中，蚀刻所述下层提供与浅沟槽隔离(STI)部件相关的图案。
18.根据权利要求16所述的半导体制造方法，其中，蚀刻所述下层提供与接触部件相关的图案。
19.根据权利要求16所述的半导体制造方法，其中，蚀刻所述下层提供与互连部件相关的图案。
20.根据权利要求19所述的半导体制造方法，其中，所述互连部件是沟槽和通孔中的至少一个。
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