CN103138714A - 一种高性能的lms自适应滤波器的硬件实现 - Google Patents
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Abstract
基于LMS(LeastMeansSquare)自适应滤波算法的硬件实现技术领域,设计了一种高性能的自适应滤波器。本发明以数据运算处理为主,基于DLMS(DelayLMS)算法,整个***包括两个模块:FIR滤波模块和系数更新模块;以及两个递归环路:权值更新环路和误差反馈环路。其中FIR滤波模块包括一个本发明独创的乘累加单元,该单元采用流水线和并行技术实现,其延时几乎不随阶数的变化而变化。该乘累加单元将乘法和加法作为一个整体进行优化,乘法采用了改进型Booth编码和4-2压缩器来减少部分积的个数和累加器的加法级数。系数更新模块中采用了符号函数,减少了该模块所需要的硬件开销。本发明实现了一种速度高,面积小、滤波效果显著的自适应滤波器***。
Description
技术领域
本发明涉及基于LMS算法的自适应滤波器的硬件实现技术领域。
技术背景
在高速数字通信中,多径衰落和信道失真可能引起严重的码间干扰(ISI),已成为数字通信面临的主要困难之一。自适应均衡器由于具有跟踪时变信号的性能,在数字通信中得以广泛应用于消除ISI。自适应均衡器的一个核心部件就是自适应滤波器。自适应滤波器具有很多自适应的算法,LMS就是其中的一种。由于LMS算法硬件结构简单、效果良好,故应用非常广泛。
LMS 算法的自适应原理的数学公式如下:
Yk = Xk TWk …………………………………… (1)
ek=dk-Yk=dk- Xk TWk ………………………… (2)
Wk+1=Wk+2μekXk …………………………… (3)
式(1)中Yk为滤波器输出;式(2)中dk为期望信号。ek为误差信号,用于调整滤波器权值系数。Wk为k时刻的权值矢量,Wk=[w0,w1,w2 … wL-1];Xk为k时刻的输入数据矢量,Xk=[x0,x1,x2 … xL-1]。其中L是滤波器的阶数,即权值系数的个数。式(3)是LMS算法的权值迭代表达式,其中μ是步长,影响LMS的收敛速度和稳态误差。在保证权值收敛的取值范围内,μ值越大,收敛速度越快,但稳态误差也越大。因此要合理地选择μ值的大小,以满足***的要求。
在传统的LMS算法中,FIR滤波和权值系数更新是在同一个时间间隔内完成的。这就限制了该算法在高速实时环境下的应用。针对这一局限,G Long 等人提出了延时LMS(DLMS)算法。在该算法中,FIR滤波模块和权值更新模块可以并行进行,这就为FIR滤波模块的流水线应用提供了可能。
DLMS算法的数学公式和权值迭代公式分别为:
Yk-D = Xk-D TWk-D-1 ………………………… (4)
ek-D=dk-D-Yk-D …………………………… (5)
Wk+1=Wk+2μek-DXk-D …………………………(6)
发明内容
本发明提出的结构可以极大地降低自适应滤波器的硬件开销,并通过采用流水线和并行技术,极大地提高了***的运行速度。
本发明为了实现上述要求,采用了如下技术方案。
由权利要求3,本发明中采用了DLMS(Delay LMS)算法。这样FIR滤波模块和系数更新模块都可以采用流水线技术实现。例如FIR滤波模块采用3级流水线实现,则输入数据和期望数据也延时3个时钟节拍输入。
由权利要求4和5,本发明中提出了一种特殊的乘累加单元。考虑到乘法操作可以分为加法和移位操作,所以可以将乘法和相乘后的累加作为一个整体进行优化,这样该乘累加单元的延时就与滤波器的阶数几乎无关。
有权利要求4,本发明中的乘法器采用改进型的Booth编码来降低部分积的个数,并引入了4-2压缩单元和Wallace树结构来压缩部分积,从而减少了累加操作的级数,减少了部分积累加的延时。
本发明已经经过硬件验证。用Verilog对本发明中的各个模块进行RTL编码,通过功能仿真后,在QuartusII平台下对其进行了FPGA的原型验证。在DC(Design Compiler)环境下进行了逻辑综合,并进行了综合后的仿真,综合结果和仿真结果都表明本发明所设计的***可以稳定运行在200MHz的高速时钟频率下,并且硬件开销也很小。
附图说明
图1:DLMS算法的自适应滤波器的***框图
图2:直接型FIR滤波器结构图
图3:转置型FIR滤波器结构图
图4:快速乘累加(MAC)单元的结构图
图5:4-2压缩器结构图
图6:快速加法器结构图
图7:权值更新模块结构图
具体实施方式
为了达到高性能的要求,本发明对滤波器***的架构进行了特殊的优化,并发明了一种新的乘累加单元,极大地提高了***的工作速度。
由公式(4)、(5)、(6)可见,DLMS自适应滤波器有两路输入,分别为采样数据输入和期望信号输入。故在DLMS结构中存在两个模块:FIR滤波模块和系数更新模块;以及两个递归环路:权值更新环路和误差反馈环路。其***框图如图1所示。
FIR滤波器有两种结构,分别为直接型和转置型,它们的结构图分别如图2和图3所示。从图2和3中可以看出,直接型的最大延时为Tm+MTa,转置型的最大延时为Tm+Ta,其中Tm为乘法器的延时,Ta为加法器的延时,M为滤波器的阶数。看似转置型FIR的延时与M无关,但随着M的增大,输入负载变大,必须***缓冲器以增大驱动能力,M越大,缓冲器所引入的延时也越大,以至失去了速度优势。同时转置结构所需的寄存器数目远远超过直接型FIR所需要的寄存器数目,造成面积浪费。故本发明选用直接型FIR,并从***级对FIR进行优化,并引入流水线技术,提高电路工作时钟频率。
FIR滤波电路主要由乘法单元和加法单元构成,如果直接按照图2来实现,则关键路径延时太大,不利于***的高速实现,故应该对上面的结构进行优化。在硬件实现中,乘法操作最终表现为移位操作和加法操作,所以可以将FIR结构中乘法和加法当作一个整体来进行优化。为此,本发明提出了一种独特的乘累加(MAC)单元。使用该MAC单元实现的直接型FIR的延时几乎不随阶数M的变化而变化,大概为Tm+Ta。该单元中的乘法器采用改进型Booth乘法器,并通过4-2压缩器对部分积进行压缩,选用wallace树结构优化电路级数,最后采用超前进位和进位选择方法实现快速加法器。整个MAC单元框图如图4所示。
改进型Booth编码算法是广泛采用于高速乘法器的设计中,因为它能使部分积数量减少一半,从而减少加法器数目和运算时间,提供乘法操作速度。改进型Booth 算法编码规律见表1所示。
表1 改进型Booth编码规律
虽然Booth编码可以减少一半的部分积,但是但乘数位宽很大时,部分积的数量还是很多。若将这些部分积直接相加,则加法器进位链的延时太大,限制***的速度。故本发明中引入了4-2压缩单元,该单元具有很大的并行度,有5个输入端和3个输出端。4-2压缩器可以等效为两个全加器,如果对其结构进行优化,可以使得其延时小于两个全加器的延时。4-2压缩器的最大优点就是延时与进位无关,即将N个4-2压缩器串联时,总的延时等于一个4-2压缩器的延时。所以4-2压缩器常以wallace树的阵列结构用于快速乘法器中压缩部分积,如图4中的8-2压缩器就是由3个4-2压缩器构成。本发明中所用的4-2压缩器是经过优化后的,其延时仅为全加器延时的1.5倍。其逻辑图如图5。在FIR滤波模块中的最后一个操作是快速加法,用于将经过压缩后的最终两个部分积相加。传统的行波进位加法器的延时与相加数的位数N是成正比的,电路延时太大,不适合高速***中。所以本发明采用超前进位和平方根进位选择结构来实现快速加法器,其结构图如图6所示。
根据式(6),权值更新电路需要两个乘法器和一个加法器,但是考虑到步长μ是常数,与常数的相乘可以用移位操作来实现,从而节省了一个乘法器。即使这样,权值更新电路还是需要1个乘法器和1个加法器,硬件开销还是很大,而且电路延时也较大。针对这一问题,有人提出了一种符号LMS算法,该算法将权值迭代公式变为:Wk+1=Wk+2μek-Dsgn(Xk-D)。由以上公式可见,权值更新电路只需要1个加法器和一些移位操作就可实现,从而大大地节省了硬件开销。当然这是以牺牲***性能(收敛速度和稳态误差)为代价的。权值更新模块的结构如图7。
Claims (10)
1.基于LMS的自适应滤波器***,其特征在于:
该发明是一个以数据处理为主的滤波器***,数据通道的性能是关键。
2.本***中FIR滤波模块处于数据通路中,故其性能决定中***的性能。
3.该***要求具有高速。
4.故根据权利要求1,可以发现作为核心数据处理模块的FIR滤波模块需要采用流水线和并行技术提高速度。
5.根据传统LMS算法,FIR滤波模块需要在一个周期内完成。
6.而根据权利要求2,FIR滤波模块需要采用流水线实现以达到高速的要求,所以需要寻找改进型的LMS算法。
7.FIR滤波模块主要有延时单元、乘法器和累加器组成。
8.根据权力要求2,乘法器需要采用组合乘法器实现以达到高速要求,并需要考虑特殊结构;累加器应采用特殊的加法器结构。
9.本发明中的滤波器***的阶数是不确定的,意味着当阶数很大时,***的速度也应该很高。
10.而传统的FIR滤波器的延时与滤波器的阶数是有关的,所以应该对传统的FIR滤波结构进行改进,以适应本发明的要求。
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