CN103119716B - 存储单元阵列、半导体存储装置、存储单元阵列的制造方法及半导体存储装置的读出方法 - Google Patents

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Abstract

提供一种即使微细化也能够防止二极管的特性劣化及破坏的存储元件。有关本发明的存储元件（100）具备基板（10）、形成在基板之上的多个第1电极（11a、11b）、第2电极（12）及第3电极（13）、形成在多个第1电极与第2电极之间的电阻变化层（20）、以及形成在第2电极与第3电极之间的非导体层（30）。电阻变化层（20）包括形成在多个第1电极侧的高浓度电阻变化层（21）、以及形成在第2电极侧且氧浓度比高浓度电阻变化层（21）低的低浓度电阻变化层（22）。在存储元件（100）中，由第2电极、非导体层及第3电极构成二极管（100D），由多个第1电极、电阻变化层及第2电极构成与多个第1电极相同数量的多个电阻变化元件（100Ra、100Rb）。

Description

存储单元阵列、半导体存储装置、存储单元阵列的制造方法及半导体存储装置的读出方法
技术领域
本发明涉及存储元件、半导体存储装置、存储元件的制造方法及半导体存储装置的读出方法。本发明特别涉及将电阻变化元件与二极管串联连接的存储元件、使用该存储元件的交叉点型的非易失性半导体存储装置、该存储元件的制造方法、以及交叉点型的非易失性半导体存储装置的读出方法。
背景技术
近年来，随着数字技术的进展，便携式信息设备及信息家电等的电子设备更加高性能化。因此，非易失性存储装置的大容量化、写入功率的降低、写入/读出时间的高速化、以及长寿命化的要求变高。
对于这样的要求，推进了使用已有的浮动栅极的闪存存储器的微细化。
另一方面，在将稳定地保持的电阻值通过电压脉冲的施加而变化的电阻变化元件用在存储部中的非易失性半导体存储装置(电阻变化型存储器，以下记作“ReRAM”)的情况下，由于能够将存储单元用简单的构造构成，所以可期待进一步的微细化、高速化及低耗电化。
作为ReRAM，例如在专利文献1中，公开了以微细化、大容量为目的的交叉点型的ReRAM。
专利文献1中公开的ReRAM在基板上形成有条状(strip)的下部电极，并且覆盖下部电极的方式在整面上形成有活性(active)层。作为活性层，使用电阻根据电脉冲而可逆地变化的电阻变化层。在活性层之上，与下部电极正交地形成有条状的上部电极。
这样构成的交叉点型的ReRAM中，下部电极与上部电极夹着作为活性层的电阻变化层而交叉的区域成为存储部，下部电极和上部电极分别作为字线或位线的某个发挥功能。通过使用这样的交叉点型的结构，能够实现大容量化。
但是，在交叉点型的ReRAM中，存在在读取形成在上部电极与下部电极交叉的交点上的电阻变化层的电阻值时、受到其他行或列的电阻变化层的影响的问题。
所以，为了避免其他行或列的电阻变化层的影响，对电阻变化层串联地***二极管（例如，参照专利文献2）。
在专利文献2中，公开了一种ReRAM，具备基板、相互平行地排列在基板上的多个位线（下部电极）、以及在与位线交叉的方向上相互平行地排列的多个字线（上部电极），在位线及字线的交叉的位置上，具备形成在位线上的电阻构造体、以及以与该电阻构造体及字线接触的方式形成在电阻构造体上的二极管构造体。
这样，通过将单位单元构造做成一个二极管构造体与一个电阻构造体的连续层叠构造，能够消除在简单的阵列单元构造中在读取某个电阻变化层的电阻值时受到其他行或列的电阻变化层的影响的问题。
现有技术文献
专利文献
专利文献1：特开2003－68984号公报
专利文献2：特开2006－140489号公报
发明概要
发明要解决的问题
这样，如在专利文献2中表示那样，在以往的交叉点型的ReRAM中配置存储单元，该存储单元在下部电极（第1布线）与上部电极（第2布线）交叉的各个交点上具有1个二极管构造体（二极管元件）和1个电阻构造体（电阻变化元件）的存储元件。此外，在ReRAM中，由于存储元件相互分离形成，所以其设计尺寸（存储元件尺寸及存储元件间尺寸）为该芯片的阵列部的最小设计尺寸。
但是，在专利文献2的交叉点型的ReRAM中，由二极管构造体及电阻构造体形成的构造体通过由至少4种不同的材料构成的4层形成，该构造体通过以1位单位同时蚀刻而形成。例如，二极管构造体包括由NiO或TiO2等构成的p型氧化物和n型氧化物，电阻构造体包括由NiO或TiO2等构成的第1电阻层及第2电阻层。因此，随着ReRaM的微细化，将不同的材料同时加工的技术的确立变得非常困难，有难以实现ReRAM的微细化的问题。更何况与上述构造体一起将上部电极或下部电极也同时蚀刻的情况。
此外，在以往的ReRAM中，由于在ReRAM中使用的电阻变化元件的刚制造后的电阻值比电阻变化动作的高电阻状态高，所以在进行通常的电阻变化动作之前，需要施加比用于进行通常的电阻变化动作的电压高的电压而在电阻变化膜中形成丝状路径（filamentpath）来降低电阻的动作（初始击穿）。在该初始击穿动作中，需要比在通常的电阻变化动作时及读出动作时流过的电流大的电流，一般是几百μA～1mA左右。并且，该初始击穿时的电流是在非常高电阻的电阻变化膜中形成丝状路径时流过的电流，即使随着微细化而电阻变化元件的尺寸变小也几乎不变小。
并且，在与电阻变化元件串联连接的二极管中也流过该初始击穿时的电流，但能够不破坏二极管而流过的最大电流（容许电流）成比例于电阻变化元件与二极管的接合面积（接触面积），所以随着ReRAM的微细化而二极管的容许电流变小。
因此，在交叉的交点处各配置一个电阻变化元件及二极管的结构的交叉点型的ReRAM中，随着微细化，难以使二极管的容许电流相对于初始击穿时的电流变得足够大。因而，发生因由噪声带来的初始击穿电流的变动而使二极管破坏的问题。
即便通过某些改善而不再需要电阻变化元件的初始击穿动作，如果通过ReRAM的微细化，在电阻变化动作时流过的电流接近于二极管的容许电流，则由反复的电阻变化动作带来的二极管特性的劣化增加，有不能确保作为ReRAM的可靠性的问题。
发明内容
本发明是为了解决这样的问题而做出的，目的是提供一种即使将ReRAM微细化也能够防止二极管的特性劣化及破坏的存储元件及半导体存储装置。此外，目的是提供一种适合于该存储元件的制造的存储元件的制造方法及适合于该半导体存储装置的读出的半导体存储装置的读出方法。
用于解决问题的手段
为了达到上述目的，有关本发明的存储元件的一技术方案，具备：基板；层叠在上述基板之上的多个第1电极、第2电极及第3电极；电阻变化层，形成在上述多个第1电极与上述第2电极之间；以及非导体层，形成在上述第2电极与上述第3电极之间；上述电阻变化层由形成在上述多个第1电极侧的高浓度电阻变化层、以及形成在上述第2电极侧且氧浓度比上述高浓度电阻变化层低的低浓度电阻变化层构成；由上述第2电极、上述非导体层及上述第3电极构成二极管；上述第2电极、上述第3电极、上述电阻变化层及上述非导体层跨上述多个第1电极而构成；由上述多个第1电极、上述电阻变化层及上述第2电极构成与上述多个第1电极相同数量的多个电阻变化元件；上述多个电阻变化元件的电阻值根据施加在上述第1电极与上述第2电极之间的电压而分别独立地变化。
通过做成这样的结构，能够将在以往的结构中需要加工为（最小设计尺寸×最小设计尺寸）的大小的存储元件的加工尺寸，不用降低存储元件的密度而做成（最小设计尺寸×最小设计尺寸的N（整数）倍以上）的加工尺寸。由此，能够减少需要精度较高的微细加工的工序，能够实现存储元件特性的均匀化及制造成本的降低。
进而，与需要对一个电阻变化元件制造一个双向二极管的以往的存储元件的结构相比，能够使双向二极管的接合面积变大，所以能够使双向二极管的容许电流量变大。由此，能够防止由电阻变化元件的初始击穿时及电阻变化动作时的电流造成的二极管的特性劣化及破坏。
进而，在有关本发明的存储元件的一技术方案中，可以构成为，具备形成有存储单元孔的层间绝缘膜；上述电阻变化层形成在上述存储单元孔内。
由此，在上述高浓度电阻变化层及上述低浓度电阻变化层的形状加工中，其侧面不会被干式蚀刻，所以能够防止对侧面的蚀刻伤害及因侧面上的膜的变质造成的电阻变化元件的有效元件面积的减少。由此，能够得到容易微细化的效果。
进而，在有关本发明的存储元件的一技术方案中，优选的是，在上述多个第1电极的与形成有上述电阻变化层的一侧相反侧形成有第1布线；构成上述第1布线的材料的电阻值比构成上述多个第1电极的材料的电阻值小。
由此，在将有关本发明的存储元件作为交叉点型非易失性存储装置的存储单元使用、将存储元件的第1电极作为存储单元阵列的位线使用的情况下，能够降低该位线的布线电阻。此外，在此情况下，还能够削减第1电极的材料的使用量，并且能够得到第1电极的加工的容易化的效果。
进而，在有关本发明的存储元件的一技术方案中，优选的是，上述第1电极是通过镀层法形成的电极。
在本技术方案中，可以使上述第1布线为Cu布线，将上述第1电极通过非电解镀层法形成在上述Cu布线上。在此情况下，由于不需要用于第1电极的材料的贵金属的基于蚀刻工艺的形状加工，所以能够防止由微细图案中的再附着物造成的短路及细线形状的恶化，所以能够得到容易微细化的效果。
进而，在有关本发明的存储元件的一技术方案中，优选的是，在上述第3电极的与形成有上述非导体层的一侧相反侧形成有第2布线；当从垂直于上述基板的方向观察时，上述第3电极、上述非导体层及上述第2布线的形状是相同的。
由此，能够削减光刻（lithography）工序数，并且能够削减制造成本。
进而，在有关本发明的存储元件的一技术方案中，优选的是，上述第3电极、上述第2电极及上述多个第1电极依次从上述基板的下朝上形成。
进而，在有关本发明的存储元件的一技术方案中，优选的是，上述多个第1电极由从白金（Pt）、钯（Pd）及铱（Ir）中选择的某1种或它们的混合物构成。
进而，在有关本发明的存储元件的一技术方案中，优选的是，上述高浓度电阻变化层及上述低浓度电阻变化层由钽、铪或锆的氧化物构成。
此外，有关本发明的存储单元阵列的一技术方案，是以矩阵状配置有多个上述存储元件的交叉点型的存储单元阵列。
此外，有关本发明的半导体存储装置的一技术方案，具备：交叉点型的存储单元阵列，以矩阵状配置有多个上述存储元件；多个字线，沿着上述存储单元阵列的行方向形成；多个位线，沿着上述存储单元阵列的列方向形成；读出字线选择电路，连接在上述多个字线上；读出位线选择电路，连接在上述多个位线上；多个电流传感电路，连接在上述多个位线上；上述读出字线选择电路选择字线，以对读出对象的存储元件的上述第3电极施加第1电位；上述读出位线选择电路选择多个位线，以对上述读出对象的存储元件的上述多个第1电极分别施加同电位且与上述第1电位不同的第2电位；上述多个电流传感电路分别检测流过被选择以施加上述第2电位的上述多个位线的电流。
此外，有关本发明的半导体存储装置的一技术方案，是具备多个第1布线、与上述多个第1布线立体交叉的多个第2布线、以及对应于上述多个第1布线与上述多个第2布线的立体交叉点而形成有多个存储元件的交叉点型存储阵列的半导体存储装置，上述多个存储元件分别具备1个二极管和至少第1电阻变化元件及第2电阻变化元件；上述第1电阻变化元件的一端连接在上述多个第1布线的某1个上；上述第2电阻变化元件的一端连接在与连接着上述第1电阻变化元件的上述第1布线相邻的第1布线上；上述二极管的一端连接在上述多个第2布线的某1个上；上述二极管的另一端连接在上述第1电阻变化元件的另一端上并连接在上述第2电阻变化元件的另一端上。
此外，有关本发明的存储元件的制造方法的一技术方案，具有：在基板之上形成多个第1电极的工序；形成达到上述多个第1电极的表面的高度的层间绝缘膜的工序；在上述多个第1电极及上述层间绝缘膜上、形成由高浓度电阻变化膜、氧浓度比上述高浓度电阻变化膜低的低浓度电阻变化膜、第2电极膜、非导体膜及第3电极膜构成的层叠膜的工序；通过对上述层叠膜进行构图，将高浓度电阻变化层、低浓度电阻变化层、第2电极、非导体层及第3电极同时图案形成为跨上述多个第1电极的形状的工序。
此外，有关本发明的存储元件的制造方法的一技术方案，具有：在基板之上形成多个第1电极的工序；覆盖上述多个第1电极地形成层间绝缘膜的工序；以使上述多个第1电极的表面露出的方式在上述层间绝缘膜的一部分区域中形成存储单元孔工序；在上述存储单元孔内依次埋入高浓度电阻变化膜、以及氧浓度比上述高浓度电阻变化膜低的低浓度电阻变化膜的工序；通过将上述高浓度电阻变化膜及上述低浓度电阻变化膜除去而使没有形成上述存储单元孔的区域中的上述层间绝缘膜的表面露出，在上述存储单元孔内形成上述高浓度电阻变化层及上述低浓度电阻变化层的工序；在上述存储单元孔之上形成由第2电极膜、非导体膜及第3电极膜构成的层叠膜的工序；通过将上述层叠膜布图，将第2电极、非导体层及第3电极同时图案形成为将上述存储单元孔的至少一部分覆盖的形状的工序。
进而，在有关本发明的存储元件的制造方法的一技术方案中，优选的是，具有在上述基板与上述多个第1电极之间形成铜布线的工序；将上述多个第1电极通过非电解镀层法形成在上述铜布线上。
此外，有关本发明的半导体存储装置的读出方法的一技术方案，是用来将写入到上述半导体存储装置的存储元件中的信息读出的半导体存储装置的读出方法，对读出对象的存储元件的上述第3电极施加第1电位；对上述读出对象的存储元件的上述多个第1电极分别同时施加同电位且与上述第1电位不同的第2电位；通过分别检测流过与被施加了上述第2电位的上述多个第1电极连接的上述多个位线的电流，判别上述读出对象的存储元件的多个电阻变化元件的电阻状态，将该读出对象的存储元件的信息读出。
发明效果
根据有关本发明的存储元件，能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大。由此，能够不使用特殊的微细加工技术而将存储元件微细化。特别是，在存储单元孔埋入型的存储元件中，能够大幅改善电阻变化层的埋入性，所以能够降低元件特性的偏差。
进而，根据有关本发明的存储元件，由于构成与多个第1电极相同数量的多个电阻变化元件，所以相对于1个存储元件的二极管侧的元件面积，能够使二极管的电阻变化元件侧的元件面积变大。由此，能够防止由电阻变化元件的初始击穿动作时及电阻变化动作时的电流造成的二极管的特性劣化及破坏。
附图说明
图1A是表示有关本发明的第1实施方式的存储元件的结构的部分切断俯视图。
图1B是表示有关本发明的第1实施方式的存储元件的结构的剖视图（图1A的X－X’线剖视图）。
图2A是表示有关本发明的第1实施方式的存储元件的制造工序（第1电极形成工序）的剖视图。
图2B是表示有关本发明的第1实施方式的存储元件的制造工序（第1绝缘膜形成工序）的剖视图。
图2C是表示有关本发明的第1实施方式的存储元件的制造工序（电阻变化膜形成工序）的剖视图。
图2D是表示有关本发明的第1实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图2E是表示有关本发明的第1实施方式的存储元件的制造工序（层叠构造形成工序）的剖视图。
图2F是表示有关本发明的第1实施方式的存储元件的制造工序（第2绝缘膜形成工序）的剖视图。
图2G是表示有关本发明的第1实施方式的存储元件的制造工序（插塞形成工序）的剖视图。
图2H是表示有关本发明的第1实施方式的存储元件的制造工序（布线层形成工序）的剖视图。
图3是表示有关本发明的第1实施方式的半导体存储装置的结构的一例的图。
图4是表示有关本发明的第1实施方式的半导体存储装置的写入动作的流程图。
图5是说明有关本发明的第1实施方式的半导体存储装置的写入动作的图。
图6是有关本发明的第1实施方式的半导体存储装置的读出动作的流程图。
图7是说明有关本发明的第1实施方式的半导体存储装置的读出动作的图。
图8A是表示在有关本发明的第1实施方式的半导体存储装置中、通过Spice计算流过第1电流传感电路及第2电流传感电路中的电流的结果的图（第1电阻变化元件R221及第2电阻变化元件R222以外全部是HR状态的情况）。
图8B是表示在有关本发明的第1实施方式的半导体存储装置中、通过Spice计算流过第1电流传感电路及第2电流传感电路中的电流的结果的图（第1电阻变化元件R221及第2电阻变化元件R222以外全部是LR状态的情况）。
图9A是表示有关本发明的第2实施方式的存储元件的结构的部分切断俯视图。
图9B是表示有关本发明的第2实施方式的存储元件的结构的剖视图（图9A的X－X’线剖视图）。
图10A是表示有关本发明的第2实施方式的存储元件的制造工序（第1布线膜及第1电极膜形成工序）的剖视图。
图10B是表示有关本发明的第2实施方式的存储元件的制造工序（第1布线及第1电极形成工序）的剖视图。
图10C是表示有关本发明的第2实施方式的存储元件的制造工序（第1层间绝缘膜形成工序）的剖视图。
图11A是表示有关本发明的第3实施方式的存储元件的结构的部分切断俯视图。
图11B是表示有关本发明的第3实施方式的存储元件的结构的剖视图（图11A的X－X’线剖视图）。
图12A是表示有关本发明的第3实施方式的存储元件的制造工序（第1布线及层间绝缘膜形成工序）的剖视图。
图12B是表示有关本发明的第3实施方式的存储元件的制造工序（镀层处理工序）的剖视图。
图13A是表示有关本发明的第4实施方式的存储元件的结构的部分切断俯视图。
图13B是表示有关本发明的第4实施方式的存储元件的结构的剖视图（图13A的X－X’线剖视图）。
图14A是表示有关本发明的第4实施方式的存储元件的制造工序（第1电极形成工序）的剖视图。
图14B是表示有关本发明的第4实施方式的存储元件的制造工序（第1绝缘膜形成工序）的剖视图。
图14C是表示有关本发明的第4实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图14D是表示有关本发明的第4实施方式的存储元件的制造工序（层叠构造形成工序）的剖视图。
图14E是表示有关本发明的第4实施方式的存储元件的制造工序（第2层间绝缘膜形成工序）的剖视图。
图14F是表示有关本发明的第4实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图15A是表示有关本发明的第5实施方式的存储元件的结构的部分切断俯视图。
图15B是表示有关本发明的第5实施方式的存储元件的结构的剖视图（图15A的X－X’线剖视图）。
图16A是表示有关本发明的第5实施方式的存储元件的制造工序（第2布线形成工序）的剖视图。
图16B是表示有关本发明的第5实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图16C是表示有关本发明的第5实施方式的存储元件的制造工序（层叠构造形成工序）的剖视图。
图16D是表示有关本发明的第5实施方式的存储元件的制造工序（层间绝缘膜形成工序）的剖视图。
图16E是表示有关本发明的第5实施方式的存储元件的制造工序（高浓度电阻变化层形成工序）的剖视图。
图16F是表示有关本发明的第5实施方式的存储元件的制造工序（第1电极形成工序）的剖视图。
图17A是表示有关本发明的第6实施方式的存储元件的结构的部分切断俯视图。
图17B是表示有关本发明的第6实施方式的存储元件的结构的剖视图（图17A的X－X’线剖视图）。
图18A是表示有关本发明的第6实施方式的存储元件的制造工序（第1电极形成工序）的剖视图。
图18B是表示有关本发明的第6实施方式的存储元件的制造工序（第1绝缘膜形成工序）的剖视图。
图18C是表示有关本发明的第6实施方式的存储元件的制造工序（存储单元孔形成工序）的剖视图。
图18D是表示有关本发明的第6实施方式的存储元件的制造工序（电阻变化层形成工序）的剖视图。
图18E是表示有关本发明的第6实施方式的存储元件的制造工序（研磨工序）的剖视图。
图18F是表示有关本发明的第6实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图18G是表示有关本发明的第6实施方式的存储元件的制造工序（层叠构造形成工序）的剖视图。
图18H是表示有关本发明的第6实施方式的存储元件的制造工序（第2层间绝缘膜形成工序）的剖视图。
图18I是表示有关本发明的第6实施方式的存储元件的制造工序（插塞形成工序）的剖视图。
图18J是表示有关本发明的第6实施方式的存储元件的制造工序（第2布线形成工序）的剖视图。
图19A是表示有关本发明的第7实施方式的存储元件的结构的部分切断俯视图。
图19B是表示有关本发明的第7实施方式的存储元件的结构的剖视图（图19A的X－X’线剖视图）。
图20A是表示有关本发明的第7实施方式的存储元件的制造工序（第1布线膜及第1电极膜形成工序）的剖视图。
图20B是表示有关本发明的第7实施方式的存储元件的制造工序（第1布线及第1电极形成工序）的剖视图。
图20C是表示有关本发明的第7实施方式的存储元件的制造工序（层间绝缘膜形成工序）的剖视图。
图21A是表示有关本发明的第8实施方式的存储元件的结构的部分切断俯视图。
图21B是表示有关本发明的第8实施方式的存储元件的结构的剖视图（图21A的X－X’线剖视图）。
图22A是表示有关本发明的第8实施方式的存储元件的制造工序（第1布线及第1层间绝缘膜形成工序）的剖视图。
图22B是表示有关本发明的第8实施方式的存储元件的制造工序（第2层间绝缘膜形成工序）的剖视图。
图22C是表示有关本发明的第8实施方式的存储元件的制造工序（镀层处理工序）的剖视图。
图23A是表示有关本发明的第9实施方式的存储元件的结构的部分切断俯视图。
图23B是表示有关本发明的第9实施方式的存储元件的结构的剖视图（图23A的X－X’线剖视图）。
图24A是表示有关本发明的第9实施方式的存储元件的制造工序（第2电极形成工序）的剖视图。
图24B是表示有关本发明的第9实施方式的存储元件的制造工序（第2层间绝缘膜形成工序）的剖视图。
图24C是表示有关本发明的第9实施方式的存储元件的制造工序（层叠膜形成工序）的剖视图。
图25A是表示有关本发明的第10实施方式的存储元件的结构的部分切断俯视图。
图25B是表示有关本发明的第10实施方式的存储元件的结构的剖视图（图25A的X－X’线剖视图）。
图26A是表示有关本发明的第10实施方式的存储元件的制造工序（第2布线形成工序）的剖视图。
图26B是表示有关本发明的第10实施方式的存储元件的制造工序（第3电极膜、非导体膜及第2电极膜形成工序）的剖视图。
图26C是表示有关本发明的第10实施方式的存储元件的制造工序（层叠构造形成工序）的剖视图。
图26D是表示有关本发明的第10实施方式的存储元件的制造工序（层间绝缘膜形成工序）的剖视图。
图26E是表示有关本发明的第10实施方式的存储元件的制造工序（存储单元孔形成工序）的剖视图。
图26F是表示有关本发明的第10实施方式的存储元件的制造工序（低浓度电阻变化层形成工序）的剖视图。
图26G是表示有关本发明的第10实施方式的存储元件的制造工序（研磨工序）的剖视图。
图26H是表示有关本发明的第10实施方式的存储元件的制造工序（高浓度电阻变化层形成工序）的剖视图。
图26I是表示有关本发明的第10实施方式的存储元件的制造工序（第1电极形成工序）的剖视图。
图27A是表示有关本发明的其他实施方式的存储元件的结构的剖视图。
图27B是表示有关本发明的其他实施方式的半导体存储装置的结构的一例的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，对于相同的构成要素赋予相同的标号，有时省略其说明。
此外，在本发明中，所谓“形成在基板之上”，按照一般的解释，是指在基板之上直接形成构造物的情况、以及经由其他部件形成在基板之上的情况双方。此外，所谓“层间绝缘膜”，有时指在存储元件的制造工艺中通过一个工艺形成的层间绝缘膜、以及在存储元件的制造工艺中通过多个工艺分别形成的多个层间绝缘膜合体为一个而成的层间绝缘膜双方。此外，关于存储元件及导通孔、布线的形状是示意性的，存储元件及导通孔的俯视形状的长方形除了四角为完全的直角的情况以外，还包括四角带有圆度的形状。进而，关于其个数等也设为了容易图示的个数，但并不限定于图示的个数。
此外，在本发明中，所谓形成在存储元件内的二极管，是指由金属－非导体（半导体或绝缘体）－金属的结构构成、且在正负两方的偏置条件下具备整流特性的双向二极管。
另外，在本说明书中，关于1层的交叉点型存储阵列，以形成在其下侧布线上的存储元件为例说明了发明，但本发明并不仅限于1层的交叉点型存储阵列，关于2层以上的交叉点型存储阵列，对于下侧布线和形成在其上的存储元件也能够得到同样的效果。
有关本发明的存储元件的特征性的结构是，电阻变化层由高电阻层和低电阻层的层叠构造构成，将电阻变化层中的高电阻层侧的电极（第1电极）构成为多个对应于一个电阻变化层，进而，将具有与该高电阻层大致相同的元件面积的二极管以相对于高电阻层串联连接的方式与第2电极连接。
由此，通过多个单独的第1电极、共通的电阻变化层、共通的第2电极、共通的非导体层、及共通的第3电极，在1个存储单元内构成与多个第1电极相同数量的多个电阻变化元件及共通的1个二极管，所以与对1个电阻变化元件形成1个二极管的情况相比，能够使二极管相对于电阻变化元件的元件面积变大，并且能够使整体的元件面积变小。因而，结果能够使二极管对1个电阻变化元件的容许电流实质上变大，能够防止由初始击穿动作时及电阻变化动作时的电流造成的二极管的破坏。
进而，与对各存储元件单独形成各1个电阻变化元件和二极管的情况相比，能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大，所以能够不使用特殊的微细加工技术而使存储元件微细化。以下，对于有关本发明的存储元件（非易失性存储元件），以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明，但形成在一个存储元件内的电阻变化元件也可以是3个以上。
（第1实施方式）
以下，参照附图，对有关本发明的第1实施方式的存储元件、存储元件的制造方法、半导体存储装置、半导体存储装置的写入动作及读出动作进行说明。
［存储元件的结构］
首先，使用图1A及图1B对有关本发明的第1实施方式的存储元件100进行说明。图1A是表示有关本发明的第1实施方式的存储元件的结构的部分切断俯视图。此外，图1B是表示沿着图1A的X－X’线切断的有关本发明的第1实施方式的存储元件的结构的剖视图。
如图1A及图1B所示，有关本发明的第1实施方式的存储元件100是平面（planar）型的存储元件，具备两个第1电极11a及11b、第2电极12、第3电极13、形成在第1电极11a及11b与第2电极12之间的电阻变化层20、以及形成在第2电极12与第3电极13之间的非导体层30。电阻变化层20具有形成在第1电极11a及11b侧的高浓度电阻变化层21、以及形成在第2电极12侧的低浓度电阻变化层22。
在有关本实施方式的存储元件100中，两个第1电极11a及11b由白金（Pt）或铱（Ir）等的金属构成，分别与基板10相接而形成在基板10之上。第1电极11a和第1电极11b以规定的间隔平行地配置。
高浓度电阻变化层21与两个第1电极11a及11b的上表面接合，形成在第1电极11a及11b之上。此外，高浓度电阻变化层21跨第1电极11a和第1电极11b而形成。高浓度电阻变化层21中的氧浓度形成得比低浓度电阻变化层22中的氧浓度高。
低浓度电阻变化层22由缺氧型的金属氧化物构成，与高浓度电阻变化层21的上表面接合而形成在高浓度电阻变化层21之上。低浓度电阻变化层22中的氧浓度形成得比高浓度电阻变化层21中的氧浓度低。这里，所谓缺氧型的金属氧化物，是所含有的含氧量比具有化学计量的组成的金属氧化物少的金属氧化物。具有化学计量的组成的金属氧化物通常是绝缘体，而缺氧型的金属氧化物多数情况下呈现半导体的特性。
第2电极12由氮化钽（TaN）等构成，与低浓度电阻变化层22的上表面接合而形成在低浓度电阻变化层22上。
非导体层30由缺氮型氮化硅（SiNx）等构成，与第2电极12的上表面接合而形成在第2电极12之上。这里，所谓缺氮型氮化硅，是所含有的含氮量比具有化学计量的组成的氮化硅（Si3N4）少的氮化硅。具有化学计量的组成的氮化硅通常是绝缘体，而缺氮型的氮化硅呈现半导体的特性。
第3电极13由氮化钽（TaN）等构成，与非导体层30的上表面接合而形成在非导体层30之上。
进而，以覆盖由第1电极11a及11b、高浓度电阻变化层21、低浓度电阻变化层22、第2电极12、非导体层30以及第3电极13构成的层叠构造的周围的方式形成有层间绝缘膜40。
此外，存储元件100经由在第3电极13的上表面上电接合的插塞（plug）50而与第2布线60电连接。通过插塞50，能够确保第1电极11a及11b与第2布线60之间的距离，能够降低布线间电容。
有关本实施方式的存储元件100通过第1电极11a及11b、电阻变化层20和第2电极12的层叠构造，构成与第1电极的个数相同数量的电阻变化元件100R。在本实施方式中，由第1电极11a及第1电极11b这两个第1电极、1个电阻变化层20、以及1个第2电极12构成具有第1电阻变化元件100Ra和第2电阻变化元件100Rb这两个电阻变化元件的电阻变化元件100R。即，第1电阻变化元件100Ra由第1电极11a、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。此外，第2电阻变化元件100Rb由第1电极11b、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。这样，在第1电阻变化元件100Ra和第2电阻变化元件100Rb中，高浓度电阻变化层21、低浓度电阻变化层22及第2电极12分别共通，而第1电极分别分离为第1电极11a及11b。另外，在本实施方式中，电阻变化元件100R的元件面积定义为第1电极11a及11b与高浓度电阻变化层21接合的面积（接合面积）的合计。
进而，有关本实施方式的存储元件100通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造，构成1个二极管100D。另外，在本实施方式中，二极管100D的元件面积定义为第2电极12与非导体层30接合的面积（接合面积）、以及非导体层30与第3电极13接合的面积（接合面积）中的较小的某一方的接合面积。
接着，对有关本实施方式的存储元件100的动作进行说明。
构成有关本实施方式的存储元件100的高浓度电阻变化层21及低浓度电阻变化层22的金属氧化物一般具有氧浓度越高则越为高电阻的性质。因此，第1电极11a、11b侧的高浓度电阻变化层21的电阻比第2电极12侧的低浓度电阻变化层22高。
电阻变化现象通过在高浓度电阻变化层21中形成丝状路径而发现。
并且，通过对电阻变化层20施加规定的电压，形成在第1电极11a及11b附近的高浓度电阻变化层21中的丝状路径中的氧离子移动到低浓度电阻变化层22，高浓度电阻变化层21中的丝状路径中的氧浓度变化。由此，第1电阻变化元件100Ra及第2电阻变化元件100Rb的电阻变化。
此时，高浓度电阻变化层21中的氧离子的移动在丝状路径中发生，丝状路径以外的高浓度电阻变化层21的区域不从高电阻状态变化。由此，能够在第1电极11a侧构成第1电阻变化元件100Ra，与此不同地，在第1电极11b侧构成第2电阻变化元件100Rb。并且，第1电阻变化元件100Ra的电阻值能够根据对第1电极11a与第2电极12之间施加的电压而独立地变化，此外，第2电阻变化元件100Rb的电阻值能够根据对第1电极11b与第2电极12之间施加的电压而独立地变化。即，第1电阻变化元件100Ra和第2电阻变化元件100Rb的电阻值根据对第1电极11a及11b与第2电极12之间施加的电压而分别独立地变化。
这里，在本实施方式中，将方向是第1电极11a或11b的电位相对于第2电极12的电位相对为高电位的方向、并且能够使高电阻变化层20从低电阻状态变化为高电阻状态的电压定义为HR化电压（高电阻化电压）。此外，将方向是第1电极11a或11b的电位相对于第2电极12的电位相对为低电位的方向、并且能够使电阻变化层20从高电阻状态变化为低电阻状态的电压定义为LR化电压（低电阻化电压）。这样，第1电阻变化元件100Ra及第2电阻变化元件100Rb分别通过施加HR化电压或LR化电压，能够使低电阻状态和高电阻状态可逆地变化。
如以上这样，有关本发明的第1实施方式的存储元件100在1个存储元件内，由包括第1电阻变化元件100Ra和第2电阻变化元件100Rb的两个电阻变化元件、以及针对这两个电阻变化元件共通的1个二极管100D构成。由此，能够不使存储元件面积变大而使1个二极管100D的元件面积比1个电阻变化元件100Ra、100Rb的元件面积大。因而，不用使电阻变化层微细化就能够实现存储元件的大容量化。结果，能够使二极管的容许电流量实质上变大，能够防止由初始击穿动作时及电阻变化动作时的电流造成的二极管的破坏。
此外，由于能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大，所以不使用特殊的微细加工技术就能够使存储元件实质地微细化。
另外，在本实施方式中，如图1A所示，从高浓度电阻变化层21到第3电极13的层叠构造的俯视的形状用长方形表示，但并不仅限定于长方形。例如也可以将该层叠构造的俯视形状做成椭圆形或多边形等。
此外，在本实施方式中，如图1B所示，从高浓度电阻变化层21到第3电极13的层叠构造相对于基板10垂直地形成，但并不一定需要垂直地形成。例如，在实际的制造工序中发生的截面的倾斜（锥状）、在层叠构造的侧面上有凹凸形状的情况也包含在本发明中。
此外，在本实施方式中，如图1B所示，第2电极12作为电阻变化元件100R和二极管100D所共通的电极而为单层，但第2电极12并不一定需要是单层的电极。例如，在电阻变化元件100R及二极管100D中采用的电极材料分别不同的情况下，第2电极12也可以为由不同的电极材料形成的两层或其以上的层叠构造。
进而，在本实施方式中，如图1B所示，对第1电极11a及11b是两个的情况进行了说明，但本发明并不限定于此。例如，在第1电极为3个以上的多个的情况下，只要这些多个第1电极与共通的高浓度电阻变化层21接合，则能够得到同样的效果。这在后述的第2实施方式至第5实施方式中也是同样的。
［存储元件的制造方法］
接着，使用图2A～图2H对有关本发明的第1实施方式的存储元件100的制造方法进行说明。图2A～图2H是表示有关本发明的第1实施方式的存储元件的制造工序的剖视图。
首先，如图2A所示，在使用溅射法或CVD法等在基板10上堆积导电膜后，使用曝光工艺进行掩蔽而将导电膜蚀刻，由此图案形成规定形状的第1电极11a及11b。
这里，作为第1电极11a及11b的材料，优选的是容易充分带来高浓度电阻变化层21的功能的材料，即容易使电阻变化的材料，优选的是使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1个或它们的混合物。另外，在本实施方式中，作为第1电极11a及11b的材料而使用铱（Ir）。这里，所谓容易使电阻变化的电极材料，是具有比构成电阻变化层的金属的标准电极电位大的标准电极电位的材料。标准电极电位是表示难氧化度的参数，如果该值大则不易被氧化。一般，贵金属的标准电极电位较大。上述多个第1电极材料的标准电极电位都比构成电阻变化层的金属（这里是后述的Ta、Hf、或Zr等）的标准电极电位大。通过将不易被氧化的材料作为电极材料，氧与电阻变化层高效率地反应（氧化或还原）。
此外，第1电极11a及11b的宽度设为0.5μm，膜厚设为50nm。进而，将相邻的第1电极11a与第1电极11b的间隔设为0.5μm。
此外，虽然没有图示，但在将有关本实施方式的存储元件作为集成电路的存储元件使用的情况下，作为基板可以使用预先形成了晶体管电路等的基板。在此情况下，用于与该晶体管电路电连接的导通孔与第1电极11a及11b连接。关于这一点，在后述的第2至第4实施方式的说明中也是同样的。
接着，如图2B所示，以覆盖第1电极11a及11b的方式例如使用CVD法以200nm的厚度堆积由TEOS－SiO（由四乙氧基硅烷（硅酸乙酯）形成的二氧化硅）构成的层间绝缘膜40a，然后，例如用化学机械研磨（CMP）进行研磨直到第1电极11a及11b的表面露出，使包括层间绝缘膜40a和第1电极11a及11b的晶片表面大致平坦。
另外，作为该层间绝缘膜40a的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。
接着，如图2C所示，以覆盖晶片表面整体的方式依次堆积成为高浓度电阻变化层21的膜即高浓度电阻变化膜21F和成为低浓度电阻变化层22的膜即低浓度电阻变化膜22F。
这里，作为低浓度电阻变化膜22F的材料，使用与具有化学计量的组成的氧化物相比作为原子比的含氧量较少的氧化物即缺氧型的膜。在本实施方式中，对作为这些膜而使用钽氧化物的情况进行说明。作为使用钽氧化物的情况下的低浓度电阻变化膜22F（低浓度电阻变化层22）的优选的范围，是TaOx（0<x<2.5），其膜厚是30nm以上且100nm以下。此外，作为高浓度电阻变化膜21F（高浓度电阻变化层21）的优选的范围，是TaOy（x<y），其膜厚是1nm且以上10nm以下。另外，通过调整溅射时的氧气流量相对于氩气流量之比，能够分别控制TaOx及TaOy的化学式的氧组成x及y的值。
对将使用钽氧化物的情况下的高浓度电阻变化膜21F及低浓度电阻变化膜22F通过溅射成膜时的具体的制造工序进行说明，首先，在溅射装置内设置基板，将溅射装置内抽真空到7×10－4Pa左右。并且，将钽作为靶，使功率为250W，使将氩气和氧气加在一起的全气压为3.3Pa，使基板的设定温度为30℃，对图2B所示的构造之上进行溅射。在使氧分压比从1%变化为7%的情况下，钽氧化物层中的含氧率（即，氧原子相对于Ta原子的组成比）从约40%（TaO0.66）变换为约70%（TaO2.3）。关于钽氧化物层的组成，可以使用卢瑟福背散射法（RutherfordBackscatteringSpectrometry）测量。此外，所谓具有化学计量的组成的氧化物，在钽氧化物的情况下，这里指作为绝缘体的Ta2O5，通过设为缺氧型，金属氧化物具有半导体的特性。在本实施方式中，作为高浓度电阻变化层21而将Ta2O5膜堆积6nm，作为低浓度电阻变化层22而将TaO0.66堆积50nm。
另外，在本实施方式中，作为低浓度电阻变化层22而使用缺氧型的钽氧化膜，但也可以使用钽氧化膜以外的材料。例如，与缺氧型的钽氧化膜同样，使用缺氧型的含有铁的氧化膜、或其他作为过渡金属氧化物的铪（Hf）或锆（Zr）等的氧化物也能够构成同样的层叠构造的电阻变化膜。在这些膜的成膜方法中使用溅射法或CVD法等。
接着，如图2D所示，后续于高浓度电阻变化膜21F及低浓度电阻变化膜22F的成膜，将作为第2电极12的第2电极膜12F向晶片表面堆积。作为该第2电极膜12F的材料，可以使用与第1电极11a及11b相同的材料。或者，作为第2电极12，优选的是容易将低浓度电阻变化层22的第2电极12侧的界面的电阻保持为低电阻的电极，即电阻不易变化的电极（标准电极电位比第1电极小的电极），所以作为第2电极膜12F的材料，也可以使用由从铜（Cu）、钛（Ti）、钨（W）或钽（Ta）、或这些材料的氮化物中选择的至少1种构成的金属。此外，作为这些材料的成膜方法，可以使用溅射法或CVD法等。在本实施方式中，作为第2电极膜12F，通过溅射法堆积膜厚为30nm的氮化钽（TaN）。
接着，如该图所示，将作为非导体层30的非导体膜30F向晶片表面堆积。作为非导体膜30F的材料，例如使用缺氮型氮化硅（SiNx）。
具有这样的半导体特性的SiNx膜例如可以通过使用Si靶的氮气环境中的反应性溅射法形成，通过使氮的组成x变化，能够使其能带隙变化，能够调节二极管的电流－电压特性。另外，作为非导体膜30F的成膜方法，例如只要在室温条件下使腔室的压力为0.1Pa～1Pa、使Ar/N2流量为18sccm/2sccm而制造就可以。在本实施方式中，作为非导体膜30F而将SiNx（x=0.6）堆积15nm。
接着，如该图所示，将成为第3电极13的第3电极膜13F向晶片表面堆积。第3电极膜13F的材料可以使用与第2电极12相同的材料。在本实施方式中，作为第3电极膜13F，使用溅射法将氮化钽（TaN）堆积30nm。另外，作为堆积方法，不仅是溅射法，也可以使用CVD法等。
由此，能够在第1电极11a及11b上形成由高浓度电阻变化膜21F、低浓度电阻变化膜22F、第2电极膜12F、非导体膜30F及第3电极膜13F构成的层叠膜。
接着，如图2E所示，使用曝光工艺对上述层叠膜掩蔽并蚀刻，以规定的尺寸且跨第1电极11a和第1电极11b的形状，形成由高浓度电阻变化层21、低浓度电阻变化层22、第2电极12、非导体层30及第3电极13构成的层叠构造。在本实施方式中，蚀刻后的层叠构造的俯视形状为1.5μm×0.5μm的长方形。此外，层叠构造的长边方向为跨第1电极11a和第1电极11b的方向。
接着，如图2F所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜40b以厚度600nm堆积，将层间绝缘膜向上方延伸，接着，用化学机械研磨（CMP）研磨直到第3电极13上的层间绝缘膜的膜厚成为200nm，使晶片表面大致成为平坦。由此，能够在第1电极11a及11b、高浓度电阻变化层21、低浓度电阻变化层22、第2电极12、非导体层30和第3电极13的层叠构造的周围形成层间绝缘膜40。
另外，作为该层间绝缘膜40b的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜及碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。
接着，如图2G所示，以埋入到第3电极13上的层间绝缘膜40中的方式形成插塞50。插塞50可以如以下这样形成。即，在图2F的层间绝缘膜40中形成达到第3电极13表面的导通孔（直径260nm）。该导通孔的形成只要使用一般的半导体工艺技术就能够容易地形成。在形成导通孔后例如使用CVD法形成由钨（W）构成的成为插塞50的导体膜，然后例如进行CMP，由此能够形成如图2G所示的构造。另外，作为插塞50，除了钨（W）以外也可以使用例如铜（Cu）或铝（Al）。
接着，如图2H所示，形成第2布线60。第2布线60可以如以下这样形成。即，在图2G所示的构造体的表面上使用溅射法或CVD法等堆积布线用的导电膜后，使用曝光工艺形成光敏抗蚀剂掩模并蚀刻，由此图案形成规定形状的第2布线60。作为该第2布线60的材料，可以使用在一般的半导体工艺的布线工序中使用的Al、Al－Cu合金、Ti－Al－N合金、或用大马士革工艺形成的Cu布线等。在本实施方式中，作为第2布线60，使用通过溅射法堆积的Al膜。此外，第2布线60的厚度为200nm～400nm，宽度为约0.5μm。
由此，能够制造有关本发明的第1实施方式的存储元件100。另外，在通过有关本实施方式的制造方法制造存储元件100的情况下，关于在第1电极11a、11b与第2电极12之间施加的电压，例如在LR化电压的绝对值是1.5V的情况下，HR化电压的绝对值为2.0V左右。此外，二极管100D的阈值电压（二极管是截止状态，例如流过二极管的电流为1μA的电压）的绝对值例如为2.3V左右。
［半导体存储装置的结构］
接着，使用图3对有关本发明的第1实施方式的半导体存储装置2000进行说明。图3是表示有关本发明的第1实施方式的半导体存储装置的结构的一例的图。
有关本发明的第1实施方式的半导体存储装置2000是使用图1A及图1B所示的有关本发明的第1实施方式的存储元件100构成的电阻变化型的非易失性存储装置，具备交叉点型的存储单元阵列2100、沿着存储单元阵列2100的行方向（X方向）延伸的多个字线WL和沿着存储单元阵列2100的列方向（Y方向）延伸的多个位线BL。
多个字线WL与多个位线BL立体交叉，对应于多个字线WL与多个位线BL的各立体交叉点而形成有存储元件100。
存储单元阵列2100以p行q列（p，q是自然数）的矩阵状排列有存储单元Mij（i，j是自然数，满足i≤p，j≤q的关系）。存储单元阵列2100的各存储单元Mij由图1A及图1B所示的有关本发明的第1实施方式的存储元件100构成，包括1个双向二极管Dij、以及作为两个电阻变化元件的第1电阻变化元件Rij1及第2电阻变化元件Rij2。
双向二极管Dij是在正负的双向具有阈值电压（例如假设其绝对值都为2.3V）的电流控制元件，在各存储单元Mij中，该双向二极管Dij的一端连接在字线WLi上。在本实施方式中，双向二极管Dij的一端相当于图1A及图1B中的第3电极13，字线WLi相当于第2布线60。即，在本实施方式中，字线WLi由比位线BLj1及BLj2更上层的布线构成。此外，各双向二极管Dij的另一端与第1电阻变化元件Rij1的另一端（没有与位线BLj1连接的一侧的电极）连接，并且与第2电阻变化元件Rij2的另一端（没有与位线BLj2连接的一侧的电极）连接。
此外，第1电阻变化元件Rij1及第2电阻变化元件Rij2分别是通过HR化电压（例如，其绝对值是2.0V）的施加而从低电阻状态变化为高电阻状态、通过LR化电压（例如，其绝对值是1.5V）的施加而从高电阻状态变化为低电阻状态的电阻变化元件，在各存储单元Mij中，第1电阻变化元件Rij1的一端（与双向二极管Dij侧相反侧）与位线BLj1连接。此外，第2电阻变化元件Rij2的一端（与双向二极管Dij侧相反侧）与位线BLj2连接。即，第1电阻变化元件Rij1和第2电阻变化元件Rij2的相互没有连接的一方的电极分别与不同的位线连接。在本实施方式中，图1A及图1B中的第1电极11a、11b兼用第1电阻变化元件Rij1和第2电阻变化元件Rij2的没有相互连接的一方的电极和位线BLj1（位线BLj2）。即，在本实施方式中，位线BLj1及BLj2由比字线WLi更下层的布线构成。另外，如上所述，第1电阻变化元件Rij1的另一端及第2电阻变化元件Rij2的另一端相互与双向二极管Dij侧的电极连接。
另外，在使用后述的第2至第10实施方式中的存储元件的情况下也能够同样构成交叉点型的存储单元阵列。此外，为了减小位线BLj1及BLj2的布线电阻，也可以构成为沿着第1电极11a及11b形成比第1电极更低电阻的布线。
进而，有关本实施方式的半导体存储装置2000具备读出字线选择电路2200、读出位线选择电路2300、写入字线选择电路2400、写入位线选择电路2500、写入方向选择电路2600、第1电流传感电路2701和第2电流传感电路2702。
读出字线选择电路2200具备与多个字线WLi各自的一端（图中左端）连接的多个开关，当半导体存储装置2000进行读出动作时，根据来自外部的地址信号来控制开关，选择字线以对读出对象的存储单元的第3电极供给第1电位。即，读出字线选择电路2200仅选择与包括作为读出对象的第1电阻变化元件Rij1或第2电阻变化元件Rij2的存储单元Mij连接的字线WLi，对读出对象的存储单元Mij的第3电极施加读出电压Vread。
读出位线选择电路2300具备与多个位线BLj1及BLj2各自的一端（图中下端）连接的多个开关，当半导体存储装置2000进行读出动作时，根据来自外部的地址信号来控制开关，选择位线以对读出对象的存储元件的多个第1电极分别同时施加同电位且与第1电位不同的第2电位。即，读出位线选择电路2300选择与包括作为读出对象的第1电阻变化元件Rij1或第2电阻变化元件Rij2的存储单元Mij连接的相邻的两条位线BLj1及位线BLj2，对读出对象的存储单元Mij的两个第1电极同时施加电源VSS。另外，此时被供给电源VSS的位线与第1电流传感电路2701及第2电流传感电路2702连接。
写入字线选择电路2400具备与多个字线WLi各自的另一端（图中右端）连接的多个开关，当半导体存储装置2000进行写入动作时，根据来自外部的地址信号来控制开关，仅选择与包括作为写入对象的第1电阻变化元件Rij1或第2电阻变化元件Rij2的存储单元Mij连接的字线WLi。
写入位线选择电路2500具备与多个位线BLj1及BLj2各自的另一端（图中上端）连接的多个开关，当半导体存储装置2000进行写入动作时，根据来自外部的地址信号来控制开关，仅选择与作为写入对象的第1电阻变化元件Rij1（或第2电阻变化元件Rij2）连接的位线BLj1（或位线BLj2）。
写入方向选择电路2600具备与写入字线选择电路2400及写入位线选择电路2500连接的开关，根据写入的值而控制开关，切换对第1电阻变化元件Rij1或第2电阻变化元件Rij2施加的电压的方向。即，通过写入方向选择电路2600，能够使第1电阻变化元件Rij1及第2电阻变化元件Rij2的电阻状态（高电阻状态或低电阻状态）变化。如图3所示，HR化用电源及LR化用电源分别对所选择的位线输出规定的电压，以对所选择的电阻变化元件施加HR化电压及LR化电压。
第1电流传感电路2701在读出动作时，检测流过与电源VSS连接的相邻的两条位线BLj1及位线BLj2之中的位线BLj1的电流。
第2电流传感电路2702在读出动作时，检测流过与电源VSS连接的相邻的两条位线BLj1及位线BLj2之中的位线BLj2的电流。
这样，第1电流传感电路2701和第2电流传感电路2702经由读出位线选择电路2300而与多个位线交替地连接。
通过用第1电流传感电路2701和第2电流传感电路2702分别检测流过位线BLj1及位线BLj2的电流，判别第1电阻变化元件Rij1及第2电阻变化元件Rij2的电阻状态，由此，能够将读出对象的存储单元的信息读出。
另外，在本实施方式中，读出字线选择电路2200和写入字线选择电路2400分别与字线WLi的不同的端部连接，但并不一定需要是这样的结构，也可以是分别与字线WLi的相同的端部连接、读出字线选择电路2200与写入字线选择电路2400并联连接的结构。
此外同样，读出位线选择电路2300和写入位线选择电路2500分别与位线BLj1及BLj2的不同的端部连接，但并不一定需要是这样的结构，也可以是分别与位线BLj1及BLj2的相同的端部连接、读出位线选择电路2300与写入位线选择电路2500并联连接的结构。
此外，在本实施方式中，交叉点型的存储单元阵列2100如图3所示仅图示了3行6列的18位的量，表示了具有比较少的数量的存储元件100，但并不限定于此，也可以构成为包括更多的存储元件。例如，也可以将存储单元阵列2100做成将1024个×1024个存储元件100排列为矩阵状的阵列结构，并做成包括1024条字线WLi和2048条位线BLj1及BLj2的结构。此外，在实施的情况下，可以使用任意的个数的p个×q个的阵列结构。进而，也可以做成将存储单元阵列2100、由字线WLi、位线BLj1及位线BLj2构成的存储单元阵列在层叠方向上多层堆叠的多级结构。
以上，有关本发明的第1实施方式的半导体存储装置2000具有有关第1实施方式的存储元件100，所以能够使包含在存储元件100内的双向二极管的容许电流量变大。由此，特别在初始击穿动作时及写入动作时，能够减小由流过双向二极管及电阻变化元件的电流引起的双向二极管的特性劣化及元件破坏的发生概率。进而，在读出动作中，能够将包含在存储元件中的第1电阻变化元件及第2电阻变化元件的电阻状态同时读出。以下，对有关本发明的第1实施方式的半导体存储装置2000的写入动作及读出动作详细说明。
［半导体存储装置的写入动作］
首先，使用图4及图5对有关本发明的第1实施方式的半导体存储装置2000的写入动作的一例进行说明。图4是有关本发明的第1实施方式的半导体存储装置的写入动作的流程图。此外，图5是说明有关本发明的第1实施方式的半导体存储装置的写入动作的图。
另外，在本实施方式中，如图5所示，以将存储单元M22的第1电阻变化元件R221（低电阻状态）写入为高电阻状态的动作为例进行说明。
首先，如图4所示，根据地址信号来控制写入字线选择电路2400的开关，由此将包括写入对象的电阻变化元件的存储单元所连接的字线连接到写入方向选择电路2600（S2011）。在本实施方式中，由于写入对象的电阻变化元件是第1电阻变化元件R221，所以如图5所示，仅将字线WL2连接到写入方向选择电路2600。另外，字线WL2以外的字线例如为浮动的状态。此外，也可以施加使非选择的存储单元的二极管不导通的电压。
接着，根据地址信号来控制写入位线选择电路2500的开关，由此将写入对象的电阻变化元件所连接的位线连接到写入方向选择电路2600（S2012）。在本实施方式中，由于写入对象的电阻变化元件是第1电阻变化元件R221，所以如图5所示，仅将位线BL21连接在写入方向选择电路2600上。另外，位线BL21以外的位线设为浮动（floating）的状态。
此外，在该时点，读出字线选择电路2200及读出位线选择电路2300的开关是全部断开的状态。
接着，通过使写入方向选择电路2600动作，对写入对象的电阻变化元件施加HR化电压（S2013）。在本实施方式中，由于写入对象的电阻变化元件是第1电阻变化元件R221，所以如图5所示，通过字线WL2和位线BL21对第1电阻变化元件R221施加HR化电压VHR，使第1电阻变化元件R221成为高电阻状态。此时，施加HR化电压VHR的时间能够与电阻变化元件的特性相应地根据使写入方向选择电路2600动作的时间来调整，在本实施方式中设为100ns。此外，作为一例，从HR化用电源在字线WL2与位线BL21之间施加的电压的绝对值为4.4V（>（（电阻变化元件R221的HR化电压2.0V）+（二极管D22的阈值电压2.3V）））。
然后，通过将写入字线选择电路2400及写入位线选择电路2500的开关全部断开，向存储单元M22的第1电阻变化元件R221的高电阻化写入动作结束（S2014）。
此外，虽然没有图示，但在使第1电阻变化元件R221（高电阻状态）成为低电阻状态的情况下也能够通过同样的顺序进行。在使第1电阻变化元件R221成为低电阻状态的情况下，通过字线WL2和位线BL21使写入方向选择电路2600动作，以对第1电阻变化元件R221施加LR化电压VLR。此时，从LR化用电源在字线WL2和位线BL21间施加的电压的绝对值为3.9V（>（（电阻变化元件R221的LR化电压1.5V）+（二极管D22的阈值电压2.3V））），LR化电压VLR的施加时间设为100ns就可以。
另外，在图4及图5中，对使第1电阻变化元件成为高电阻状态的情况进行了说明，但关于使第2电阻变化元件成为高电阻状态的情况也同样。此外，在使第2电阻变化元件成为低电阻状态的情况下也同样。
此外，在图5中，HR化用电源及LR化用电源都为定电压源，通过写入方向选择电路2600的动作时间来控制将HR化电压VHR及LR化电压VLR向第1电阻变化元件R221施加的时间，但并不限定于此。例如，也可以是使HR化电压VHR及LR化电压VLR为电压脉冲、通过其脉冲宽度来控制对电阻变化元件R221施加的时间的方式。
［半导体存储装置的读出动作］
接着，使用图6及图7对有关本发明的第1实施方式的半导体存储装置2000的读出动作进行说明。图6是有关本发明的第1实施方式的半导体存储装置的读出动作的流程图。此外，图7是说明有关本发明的第1实施方式的半导体存储装置的读出动作的图。
另外，在本实施方式中，如图7所示，以存储单元M22的第1电阻变化元件R221及第2电阻变化元件R222的读出动作为例进行说明。
首先，如图6所示，根据地址信号来控制读出位线选择电路2300的开关，由此在读出对象的存储单元中，将第1电阻变化元件所连接的位线连接到第1电流传感电路2701，并将第2电阻变化元件所连接的位线连接到第2电流传感电路2702（S2021）。在本实施方式中，由于读出对象的电阻变化元件是第1电阻变化元件R221及第2电阻变化元件R222，所以如图7所示，将第1电阻变化元件R221所连接的位线BL21连接到第1电流传感电路2701，将第2电阻变化元件R222所连接的位线BL22连接到第2电流传感电路2702。另外，其他字线设为浮动的状态。
接着，根据地址信号来控制读出字线选择电路2200的开关，将包括读出对象的电阻变化元件的存储单元所连接的字线连接到读出电压Vread（S2022）。在本实施方式中，由于读出对象的电阻变化元件是第1电阻变化元件R221及第2电阻变化元件R222，所以如图7所示，仅将字线WL2连接到读出电压Vread。另外，其他位线设为浮动的状态。
此外，在该时点，写入字线选择电路2400及写入位线选择电路2500的开关全部是断开的状态。
由此，对与读出对象的存储单元M22的双向二极管D22连接的字线WL2施加规定的电位（第2电位），并对与读出对象的存储单元M22的第1电阻变化元件R221及第2电阻变化元件R222连接的位线BL21及位线BL22分别同时施加相同的电位且与施加在字线WL2上的第2电位不同的规定的电位（第1电位）。这样对第1电阻变化元件R221和第2电阻变化元件R222同时供给电位是为了抑制由寄生（日文：回り込み）电流带来的影响。即，这是因为，如果仅对第1电阻变化元件R221及第2电阻变化元件R222所连接的位线BL21、BL22的某一个供给电位而进行读出动作，则发生从第1电阻变化元件R221及第2电阻变化元件R222中的一个向另一个流过电流的路径，不能读出正确的电阻值。
接着，通过使第1电流传感电路2701及第2电流传感电路2702同时动作，判别流过第1电流传感电路2701及第2电流传感电路2702的电流值的大小，判别读出对象的第1电阻变化元件及第2电阻变化元件的电阻状态（S2023）。在本实施方式中，由于读出对象的电阻变化元件是第1电阻变化元件R221及第2电阻变化元件R222，所以如图7所示，通过判别流过第1电流传感电路2701及第2电流传感电路2702的电流值的大小，来判别第1电阻变化元件R221及第2电阻变化元件R222的电阻状态是高电阻状态还是低电阻状态，即判别相当于逻辑的“1”及“0”中的哪一个。
接着，基于第1电流传感电路2701及第2电流传感电路2702的输出，通过输出存储信息的信号的电路（未图示），向半导体存储装置2000的外部输出信号。
然后，通过将读出字线选择电路2200及读出位线选择电路2300的开关全部断开，存储单元M22的第1电阻变化元件R221及第2电阻变化元件R222的读出动作结束（S2024）。
这里，读出电压Vread是对双向二极管的电压加上在读出时对电阻变化元件施加的电压和电流传感电路所需要的电压而得到的电压。电流传感电路所需要的电压根据电流传感电路的方式而不同，但在本实施方式中，由于采用将一般的电流镜电路用于输入级的电路方式，所以晶体管的沟道电阻下的电压下降量（例如0.1V）成为电流传感电路所需要的电压。
此外，在读出时对电阻变化元件施加的电压越大则流过电阻变化元件的电流越大，所以电流传感电路的动作速度、耐噪声性提高，但如果过大，则由于其电压而导致电阻变化元件自身的电阻值变化，所以优选的是设为比HR化电压或LR化电压小的值。在本实施方式中，设为了Vread=3.5V。在此情况下，在读出时对电阻变化元件施加的电压根据电阻变化元件的电阻值而在0.25～0.7V之间变化。
接着，使用图8A及图8B对有关本发明的第1实施方式的半导体存储装置的读出动作中的流过电流传感电路的电流的仿真结果进行说明。图8A及图8B表示在图3所示的有关本发明的第1实施方式的半导体存储装置中通过Spice（SimulationProgramwithIntegratedCircuitEmphasis）计算第1电阻变化元件R221及第2电阻变化元件R222的电阻状态分别为HR及LR时的流过第1电流传感电路2701及第2电流传感电路2702的电流的结果的图。另外，图8A是第1电阻变化元件R221及第2电阻变化元件R222以外全部为HR状态的情况下的结果，图8B是第1电阻变化元件R221及第2电阻变化元件R222以外全部为LR状态的情况下的结果。此外，第1电阻变化元件R221及第2电阻变化元件R222的HR状态下的电阻值设为100kΩ，LR状态下的电阻值设为10kΩ。双向二极管D22的阈值电压设为±2.3V。字线WLi及位线BLj1（BLj2）的布线电阻分别设为0.4Ω/单元及0.33Ω/单元。
如图8A所示，可知在第1电阻变化元件R221及第2电阻变化元件R222以外的电阻变化元件全部为HR状态的情况下，在第1电阻变化元件R221为低电阻的状态（以下，记作“LR的状态”）下，不论第2电阻变化元件R222是LR状态还是高电阻状态（以下，记作“HR状态”），流过第1电流传感电路2701的电流都流过约32～41μA的电流。此外可知，在第1电阻变化元件R221是HR的状态下，不论第2电阻变化元件R222是LR的状态还是HR的状态，在第1电流传感电路2701中都流过约5～8μA的电流。
此外，可知在此情况下，流过第2电流传感电路2702的电流如图8A所示，在第2电阻变化元件R222为LR的状态下，不论第1电阻变化元件R221是LR的状态还是HR的状态，都流过约32～41μA的电流。此外可知，在第2电阻变化元件R222为HR的状态下，不论第1电阻变化元件R221是LR的状态还是HR的状态，在第2电流传感电路2702中都流过约5～8μA的电流。
进而，如图8B所示，可知在第1电阻变化元件R221及第2电阻变化元件R222以外的电阻变化元件全部为LR状态的情况下，在第1电阻变化元件R221是LR的状态下，不论第2电阻变化元件R222是LR的状态还是HR的状态，流过第1电流传感电路2701的电流都流过约32～39μA的电流。此外可知，在第1电阻变化元件R221为HR的状态下，不论第2电阻变化元件R222是LR的状态还是HR的状态，在第1电流传感电路2701中都流过约8μA的电流。
此外，如图8B所示，同样可知，在第1电阻变化元件R221及第2电阻变化元件R222以外的电阻变化元件全部为LR状态的情况下，在第2电阻变化元件R222是LR的状态下，不论第1电阻变化元件R221是LR的状态还是HR的状态，流过第2电流传感电路2702的电流都流过约32～39μA的电流。此外可知，在第2电阻变化元件R222为HR的状态下，不论第1电阻变化元件R221是LR的状态还是HR的状态，在第2电流传感电路2702中都流过约8μA的电流。
根据以上的图8A及图8B的结果可知，根据有关本实施方式的半导体存储装置2000，不论作为读出对象的存储单元的电阻变化元件的另一方电阻变化元件的电阻值、作为读出对象的存储单元以外的电阻变化元件的电阻值如何，都能够基于流过第1电流传感电路2701和第2电流传感电路2702的电流来判别读出对象的存储单元的第1电阻变化元件和第2电阻变化元件的电阻状态。
另外，在本实施方式中，在第1电流传感电路2701及第2电流传感电路2702中，判别“1”和“0”的电路只要将20μA设计为阈值电流就可以。
此外，流过第1电流传感电路2701及第2电流传感电路2702中的电流除了受读出对象的电阻变化元件的电阻状态以外还受周围的电阻变化元件的电阻状态的影响而变化是因为，发生通过在读出对象的第1电阻变化元件R221及第2电阻变化元件R222所连接的位线BL21及BL22之间连接的其他电阻变化元件（R121、R122、R321、R322）的漏电流。此外，还发生经由字线的漏电流，但其值通过双向二极管D22被抑制得充分小。
进而，位线及字线的选择电路、写入电路及读出电路只要是具有同样的功能的至少一部分的电路就可以，并不限定于上述实施方式。
（第2实施方式）
接着，参照附图对有关本发明的第2实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图9A及图9B对有关本发明的第2实施方式的存储元件200进行说明。图9A是表示有关本发明的第2实施方式的存储元件的结构的部分切断俯视图。此外，图9B是表示沿着图9A的X－X’线切断的有关本发明的第2实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第1实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
图9A及图9B所示的有关本发明的第2实施方式的存储元件200的基本结构与图1A及图1B所示的有关本发明的第1实施方式的存储元件100是相同的。因而，在图9A及图9B中，对于与图1A及图1B所示的构成要素相同的构成要素赋予相同的标号，省略或简略其说明。
图9A及图9B所示的有关本发明的第2实施方式的存储元件200与有关本发明的第1实施方式的存储元件100的不同点是，在有关本实施方式的存储元件200中，分别沿着第1电极211a及211b形成有第1布线270a及270b。
如图9A及图9B所示，第1电极211a及211b与第1实施方式的第1电极11a及11b同样，与高浓度电阻变化层21接合而形成。此外，第1电极211a及211b的材料可以使用与第1实施方式的第1电极11a及11b同样的材料。
两个第1布线270a及270b由Cu等的低电阻的金属构成，分别形成在基板10之上。此外，在第1布线270a、270b之上分别形成有第1电极211a、211b，第1布线270a、270b分别与第1电极211a、211b接合。
有关本实施方式的存储元件200与第1实施方式同样，通过第1电极211a及211b、电阻变化层20和第2电极12的层叠构造，构成与第1电极211a及211b的个数相同数量的电阻变化元件200R。在本实施方式中，通过第1电极211a及第1电极211b这两个第1电极、1个电阻变化层20和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件200Ra和第2电阻变化元件200Rb这两个电阻变化元件的电阻变化元件200R。即，第1电阻变化元件200Ra由第1电极211a、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。此外，第2电阻变化元件200Rb由第1电极211b、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。此外，由1个第2电极12、1个非导体层30及1个第3电极13的层叠构造构成1个二极管200D。
这样构成的有关本发明的第2实施方式的存储元件200与有关第1实施方式的存储元件100同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件200使用由比第1电极211a及211b更低电阻的材料构成的第1布线270a及270b。由此，在将第1布线270a及270b还作为半导体存储装置的电路中的位线来使用的情况下，能够使位线的布线电阻变小，能够实现良好的电路动作。进而，通过使用第1布线270a及270b，能够使第1电极211a及211b变薄，所以能够削减第1电极211a及211b的材料的使用量，并且第1电极211a及211b的加工变得容易。特别是，在第1电极211a及211b的材料是Pt、Pd或Ir等的贵金属的情况下，通过第1电极211a及211b的使用量削减，能够实现低成本化。
［存储元件的制造方法］
接着，使用图10A～图10C对有关本发明的第2实施方式的存储元件200的制造方法进行说明。图10A～图10C是表示有关本发明的第2实施方式的存储元件的制造工序的剖视图。另外，在有关本发明的第2实施方式的存储元件200的制造方法中，形成第1电极211a及211b后的制造工序与第1实施方式的形成第1电极11a及11b后的制造工序是同样的，所以省略其说明。
首先，如图10A所示，在基板10上，使用溅射法或CVD法等，将第1布线膜270F和第1电极膜211F按照该顺序堆积。
这里，作为第1布线膜270F的材料，可以使用Al、Al－Cu合金、Ti－Al－N合金等。在本实施方式中，作为第1布线膜270F，使用通过溅射法堆积的Al膜。此外，第1布线膜270F的膜厚设为200nm～400nm。此外，作为第1电极膜211F的材料，可以使用与第1实施方式的第1电极11a、11b相同的材料。在本实施方式中，作为第1电极膜211F而使用铱（Ir）。此外，第1电极膜211F的膜厚为50nm。
接着，如图10B所示，使用曝光工艺掩蔽而将第1布线膜270F和第1电极膜211F蚀刻，由此将第1布线270a及270b和第1电极211a及211b图案形成为规定形状。
这里，设第1布线270a及270b的宽度为0.5μm，相邻的第1布线270a与第1布线270b的间隔为0.5μm。此外，同样，设第1电极211a及211b的宽度为0.5μm，相邻的第1电极211a与第1电极211b的间隔为0.5μm。
接着，如图10C所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜40a以600nm的厚度堆积，然后，例如通过化学机械研磨（CMP）进行研磨直到第1电极211a及211b的表面露出，使包括层间绝缘膜40a和第1电极211a及211b的晶片表面大致成为平坦。
另外，作为该层间绝缘膜40a的材料，除了TEOS－SiO以外也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。
以后的制造工序与有关第1实施方式的制造工序中的图2C以后的工序是相同，所以省略其说明。
通过以上，能够制造有关本发明的第2实施方式的存储元件200。
另外，有关本实施方式的存储元件200与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第3实施方式）
接着，参照附图对有关本发明的第3实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图11A及图11B对有关本发明的第3实施方式的存储元件300进行说明。图11A是表示有关本发明的第3实施方式的存储元件的结构的部分切断俯视图。此外，图11B是表示沿着图11A的X－X’线切断的有关本发明的第3实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第1及第2实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
图11A及图11B所示的有关本发明的第3实施方式的存储元件300的基本结构与图9A及图9B所示的有关本发明的第2实施方式的存储元件100是相同的。因而，在图11A及图11B中，对于与图9A及图9B所示的构成要素相同的构成要素赋予相同的标号，省略或简略其说明。
图11A及图11B所示的有关本发明的第3实施方式的存储元件300与有关本发明的第2实施方式的存储元件200的不同点是，在有关本实施方式的存储元件300中，分别沿着第1电极311a及311b形成的布线为由Cu布线形成的第1布线370a及370b，以及第1电极311a及311b通过镀层法形成。
如图11A及图11B所示，在有关本发明的第3实施方式的存储元件300中，两个第1布线370a及370b是由Cu（铜）构成的布线，形成在基板10之上。此外，在第1布线370a、370b之上分别形成有第1电极311a、311b，第1布线370a、370b分别与第1电极311a、311b接合。
第1电极311a及311b与高浓度电阻变化层21接合而形成。第1电极311a及311b的材料可以使用与第2实施方式的第1电极211a及211b同样的材料，但有关本实施方式的第1电极311a及311b是通过非电解镀层法形成在第1布线370a及370b的表面上的镀层电极。
有关本实施方式的存储元件300与第2实施方式同样，通过第1电极311a及311b、电阻变化层20和第2电极12的层叠构造，构成与第1电极311a及311b的个数相同数量的电阻变化元件300R。在本实施方式中，通过第1电极311a及第1电极311b这两个第1电极、1个电阻变化层20、和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件300Ra和第2电阻变化元件300Rb这两个电阻变化元件的电阻变化元件300R。即，第1电阻变化元件300Ra由第1电极311a、高浓度电阻变化层21和低浓度电阻变化层22及第2电极12构成。此外，第2电阻变化元件300Rb由第1电极311b、高浓度电阻变化层21和低浓度电阻变化层22及第2电极12构成。此外，通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造构成1个二极管300D。
这样构成的有关本发明的第3实施方式的存储元件300与有关第1及第2实施方式的存储元件同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件300的第1电极311a及311b通过镀层法形成。由此，对于在第1电极311a及311b的材料中使用的Pt、Pd等的贵金属不需要通过蚀刻工艺进行形状加工。因而，能够得到以下这样的效果。
即，对第1电极311a及311b的材料中使用的贵金属类的金属而言，通过使用反应性离子蚀刻等的一般的干式蚀刻工艺难以将截面形状垂直地加工，此外，由于与蚀刻气体的反应生成物的蒸气压较高，所以难以将蚀刻后的再附着物完全除去。因此，容易发生由微细图案中的再附着物造成的短路及细线形状的形成不良，对于微细化而言成为问题。
相对于此，在本实施方式中，由于不需要通过贵金属的蚀刻进行形状加工，所以不发生这样的问题，所以能够得到容易将第1电极311a及311b微细化的效果。
［存储元件的制造方法］
接着，使用图12A及图12B对有关本发明的第3实施方式的存储元件300的制造方法进行说明。图12A及图12B是表示有关本发明的第3实施方式的存储元件的制造工序的剖视图。另外，在有关本发明的第3实施方式的存储元件300的制造方法中，形成第1电极311a及311b后的制造工序与在第1实施方式中形成第1电极11a及11b后的制造工序是同样的，所以省略其说明。
首先，如图12A所示，在基板10上，形成层间绝缘膜40a和由铜布线形成的第1布线370a及370b，以使表面露出到第1布线370a及370b。层间绝缘膜40a和第1布线370a及370b的形成可以使用一般的Cu大马士革工序进行。另外，第1布线370a及370b的Cu的膜厚设为200nm，布线宽度设为约0.5μm，相邻的第1布线370a与第1布线370b的间隔设为0.5μm。
接着，如图12B所示，仅在第1布线370a及370b的露出面上，例如使用非电解选择成长镀层法形成第1电极311a及311b。
在本实施方式中，作为第1电极311a及311b的材料而使用Pt，此外，作为非电解Pt镀层浴，可以使用联氨－氨系Pt镀层浴、或作为还原剂而含有硼系化合物及次磷酸的Pt镀层浴。此外，由Pt构成的第1电极311a及311b的膜厚优选的是5nm～50nm左右，在本实施方式中设为25nm。
此外，优选的是，在第1布线370a及370b的露出面上形成含有镍、镍－磷合金或镍－硼的某种的电极种子（seed）层后进行上述非电解Pt镀层。由此，能够更高效率地在Cu布线上进行Pt的选择成长。在此情况下，电极种子层也可以为由钯和镍、钯和镍－磷合金或者钯和镍－硼合金的某种组合构成的层叠构造。
以后的制造工序与有关第1实施方式的制造工序中的图2C以后的工序是相同的，所以省略其说明。
通过以上，能够制造有关本发明的第3实施方式的存储元件300。
另外，有关本实施方式的存储元件300与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第4实施方式）
接着，参照附图对有关本发明的第4实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图13A及图13B对有关本发明的第4实施方式的存储元件400进行说明。图13A是表示有关本发明的第4实施方式的存储元件的结构的部分切断俯视图。此外，图13B是表示沿着图13A的X－X’线切断的有关本发明的第4实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第1～第3实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
图13A及图13B所示的有关本发明的第4实施方式的存储元件400的基本结构与图1A及图1B所示的有关本发明的第1实施方式的存储元件100是相同的。因而，在图13A及图13B中，对于与图1A及图1B所示的构成要素相同的构成要素赋予相同的标号，省略或简略其说明。
图13A及图13B所示的有关本发明的第4实施方式的存储元件400与有关本发明的第1实施方式的存储元件100的不同点是，在有关本实施方式的存储元件400中，没有有关第1实施方式的存储元件100的插塞50，非导体层30及第3电极13被加工为与第2布线60相同形状。
有关本实施方式的存储元件400与第1实施方式同样，通过第1电极11a及11b、电阻变化层20和第2电极12的层叠构造，构成与第1电极11a及11b的个数相同数量的电阻变化元件400R。在本实施方式中，通过两个第1电极11a及第1电极11b这两个第1电极、1个电阻变化层20和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件400Ra和第2电阻变化元件400Rb这两个电阻变化元件的电阻变化元件400R。即，第1电阻变化元件400Ra由第1电极11a、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。此外，第2电阻变化元件400Rb由第1电极11b、高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成。此外，通过第2电极12、非导体层30及第3电极13的层叠构造构成共通的二极管400D。
这样构成的有关本发明的第4实施方式的存储元件400与有关第1实施方式的存储元件100同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件400没有形成有插塞，第2布线60直接形成在第3电极13上。由此，能够省去用来形成插塞的工序，所以能够削减光刻工序数，并且能够削减制造成本。
此外，有关本实施方式的存储元件400的非导体层30也能够形成在层间绝缘膜40上，所以与第1实施方式相比，第3电极13及非导体层30扩展到第2电极12的外侧。由此，经过非导体层中的电力线扩展到第2电极12的区域的外侧，所以能够使能够流过二极管400D中的容许电流量增加。
［存储元件的制造方法］
接着，使用图14A～14F对有关本发明的第4实施方式的存储元件400的制造方法进行说明。图14A～图14F是表示有关本发明的第4实施方式的存储元件的制造工序的剖视图。
首先，如图14A所示，与第1实施方式同样，在基板10上形成第1电极11a及11b。
接着，如图14B所示，与第1实施方式同样，以覆盖第1电极11a及11b的方式堆积层间绝缘膜40a，然后通过化学机械研磨（CMP）进行研磨直到第1电极11a及11b的表面露出，使包括层间绝缘膜40a和第1电极11a及11b的晶片表面大致成为平坦。
接着，如图14C所示，以覆盖晶片表面整体的方式依次堆积是成为高浓度电阻变化层21的膜即高浓度电阻变化膜21F、成为低浓度电阻变化层22的膜即低浓度电阻变化膜22F、和成为第2电极12的膜即第2电极膜12F。由此，能够在第1电极11a及11b上形成由高浓度电阻变化膜21F、低浓度电阻变化膜22F和第2电极膜12F构成的层叠膜。另外，这些膜的材料使用与第1实施方式相同的材料，此外，这些膜的成膜能够与第1实施方式同样地进行。在本实施方式中，作为高浓度电阻变化膜21F而将Ta2O5膜堆积6nm，作为低浓度电阻变化膜22F而将TaO0.66膜堆积50nm，作为第2电极膜12F而将TaN堆积50nm，都通过溅射法成膜。
接着，如图14D所示，对由高浓度电阻变化膜21F、低浓度电阻变化膜22F和第2电极膜12F构成的层叠膜，使用曝光工艺掩蔽并蚀刻，形成由高浓度电阻变化层21、低浓度电阻变化层22及第2电极12构成的层叠构造。
接着，如图14E所示，以覆盖由高浓度电阻变化层21、低浓度电阻变化层22和第2电极12构成的层叠构造的方式，例如使用CVD法将膜厚为200nm的由TEOS－SiO构成的层间绝缘膜40b延伸到层间绝缘膜40a的上方，然后，例如用化学机械研磨（CMP）进行研磨直到第2电极12的表面露出，由此，使包括层间绝缘膜40b和第2电极12的晶片表面大致成为平坦。
另外，作为该层间绝缘膜40b的材料，除了TEOS－SiO以外也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。
接着，如图14F所示，将成为非导体层30的非导体膜30F、成为第3电极13的第3电极膜13F、以及成为第2布线60的第2布线膜60F依次堆积到晶片表面上而形成层叠膜。作为非导体膜30F、第3电极膜13F及第2布线膜60F的材料，可以使用与第1实施方式相同的材料，此外，这些膜的成膜也能够与第1实施方式同样地进行。在本实施方式中，作为非导体膜30F而将SiNx（x=0.6）堆积15nm，作为第3电极膜13F而将氮化钽（TaN）堆积30nm，作为第2布线膜60F而将Al膜堆积200nm，都通过溅射法成膜。
接着，对由非导体膜30F、第3电极膜13F和第2布线膜60F构成的层叠膜，使用曝光工艺一齐蚀刻，由此形成非导体层30、第3电极13及第2布线60。在本实施方式中，进行图案形成，以使第2布线60的宽度成为0.5μm。
由此，能够制造如图13A及图13B所示的有关本发明的第4实施方式的存储元件400。
另外，有关本实施方式的存储元件400与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第5实施方式）
接着，参照附图对有关本发明的第5实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图15A及图15B对有关本发明的第5实施方式的存储元件500进行说明。图15A是表示有关本发明的第5实施方式的存储元件的结构的部分切断俯视图。此外，图15B表示是沿着图15A的X－X’线切断的有关本发明的第5实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第1～第4实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
如图15A及图15B所示，有关本发明的第5实施方式的存储元件500包括形成在基板10之上的第2布线560、与第2布线560的上表面接合而形成的第3电极513、与第3电极513的上表面接合而形成的非导体层530、与非导体层530的上表面接合而形成的第2电极512、与第2电极512的上表面接合而形成的低浓度电阻变化层522、与低浓度电阻变化层522的上表面接合而形成的高浓度电阻变化层521、以及与高浓度电阻变化层521的上表面接合而形成的两个第1电极511a及511b。
进而，有关本实施方式的存储元件500经由第3电极513的下表面而与第2布线560电连接，周围被层间绝缘膜540覆盖。
在本实施方式中，第1电极511a（511b）、高浓度电阻变化层521、低浓度电阻变化层522、第2电极512、非导体层530、第3电极513、第2布线560及层间绝缘膜540的材料分别使用与第1实施方式的第1电极11a、11b、高浓度电阻变化层21、低浓度电阻变化层22、第2电极12、非导体层30、第3电极13、第2布线60及层间绝缘膜40的材料相同的材料。
此外，由高浓度电阻变化层521和低浓度电阻变化层522构成电阻变化层520，高浓度电阻变化层521的氧浓度比低浓度电阻变化层522的氧浓度高。
有关本实施方式的存储元件500通过第1电极511a及511b、电阻变化层520和第2电极512的层叠构造，构成与第1电极511a及511b的个数相同数量的电阻变化元件500R。在本实施方式中，通过第1电极511a及第1电极511b这两个第1电极、1个电阻变化层520、和1个第2电极512，在1个存储单元内构成具有第1电阻变化元件500Ra和第2电阻变化元件500Rb这两个电阻变化元件的电阻变化元件500R。即，第1电阻变化元件500Ra由第1电极511a、高浓度电阻变化层521、低浓度电阻变化层522及第2电极512构成。此外，第2电阻变化元件500Rb由第1电极511b、高浓度电阻变化层521、低浓度电阻变化层522及第2电极512构成。这样，在第1电阻变化元件500Ra和第2电阻变化元件500Rb中，高浓度电阻变化层521、低浓度电阻变化层522及第2电极512分别共通，但另一个电极为第1电极511a和第1电极511b而分别不同。另外，在本实施方式中，将电阻变化元件500R的元件面积定义为第1电极511a及511b与高浓度电阻变化层521接合的面积（接合面积）的合计。
进而，有关本实施方式的存储元件500通过1个第2电极512、1个非导体层530及1个第3电极513的层叠构造构成1个二极管550D。另外，在本实施方式中，二极管550D的元件面积定义为第2电极512与非导体层530接合的面积（接合面积）、以及非导体层530与第3电极513接合的面积（接合面积）中的较小的接合面积。
这样，有关本发明的第5实施方式的存储元件500与第1实施方式同样，在1个存储元件内形成电阻变化元件500Ra及500Rb这两个电阻变化元件、以及对该两个电阻变化元件共通的1个二极管550D，与有关第1实施方式的存储元件同样地动作。由此，能够使1个二极管550D的元件面积比1个电阻变化元件500Ra、500Rb的元件面积大。因而，在本实施方式中，也能够不使电阻变化层微细化而实现存储元件的大容量化。结果，能够使二极管的容许电流量实质地变大，能够防止由初始击穿动作时及电阻变化动作时的电流造成的二极管的破坏。
此外，由于能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大，所以不使用特殊的微细加工技术而能够使存储元件实质地微细化。
进而，有关本实施方式的存储元件500为使有关第1实施方式的存储元件100的结构上下颠倒的结构。通过做成这样的结构，能够省去形成用来将第3电极513与第2布线560连接的插塞（图1B的插塞50）的工序，所以能够削减光刻工序数，并且能够削减制造成本。
另外，在本实施方式中，如图15A及图15B所示，用长方形表示了从高浓度电阻变化层521到第3电极513的层叠构造的俯视的形状，但并不仅限定于长方形。例如，也可以使该层叠构造的俯视形状为椭圆形或多边形等。
此外，在本实施方式中，如图15B所示，从第3电极513到高浓度电阻变化层521的层叠构造相对于基板10垂直地形成，但并不一定需要垂直地形成。例如，有在实际的制造工序中发生的存储元件的侧面的倾斜（锥状）或侧面上的凹凸形状的情况也包含在本发明中。
此外，在本实施方式中，如图15B所示，第2电极512作为对电阻变化元件500R和二极管550D而言共通的电极而为单层，但第2电极512并不一定需要是单层的电极。例如，在电阻变化元件500R及二极管550D中采用的电极材料分别不同的情况下，第2电极512也可以是由不同的电极材料形成的2层或其以上的层叠构造。
［存储元件的制造方法］
接着，使用图16A～图16F对有关本发明的第5实施方式的存储元件500的制造方法进行说明。图16A～图16F是表示有关本发明的第5实施方式的存储元件的制造工序的剖视图。
首先，如图16A所示，在基板10上形成由Cu布线构成的第2布线560。第2布线560可以使用一般的Cu大马士革工序形成。在本实施方式中，第2布线560的Cu膜厚设为200nm，布线宽度设为约0.5μm。
接着，如图16B所示，将成为第3电极513的第3电极膜513F、成为非导体层530的非导体膜530F、成为第2电极512的第2电极膜512F和成为低浓度电阻变化层522的低浓度电阻变化膜522F依次堆积，形成层叠膜。
这里，作为第2电极膜512F及第3电极膜513F的材料，可以使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1种或它们的混合物，或者包括从铜（Cu）、钛（Ti）、钨（W）、钽（Ta）或这些材料的氮化物中选择的至少1种的金属。此外，作为这些材料的成膜方法而使用溅射法或CVD法等。第2电极材料优选的是标准电极电位比第1电极材料小的材料，第3电极材料如果使用与第2电极材料相同的材料或使用具有相同程度的工作函数的材料，则能够形成对于不同的施加电压的极性具有对称的电流－电压特性的二极管。关于第2电极材料和第3电极材料的选择，关于其他实施方式也可以说是同样的。在本实施方式中，作为第3电极膜513F及第2电极膜512F，通过溅射法堆积了膜厚为30nm的氮化钽（TaN）。
此外，作为非导体膜530F的材料，可以使用与第1实施方式的非导体膜30F相同的材料。在本实施方式中，作为非导体膜530F而堆积膜厚为15nm的SiNx（x=0.6）。
此外，作为低浓度电阻变化膜522F的材料，可以使用与第1实施方式的低浓度电阻变化膜22F相同的材料。在本实施方式中，作为低浓度电阻变化膜522F，通过溅射法堆积膜厚为50nm的TaO0.66。
接着，如图16C所示，对由第3电极膜513F、非导体膜530F、第2电极膜512F及低浓度电阻变化膜522F构成的层叠膜，使用曝光工艺掩蔽并一齐蚀刻，由此形成由第3电极513、非导体层530、第2电极512和低浓度电阻变化层522构成的规定尺寸的层叠构造。在本实施方式中，蚀刻后的层叠构造的俯视形状设为1.5μm×0.5μm的长方形。此外，层叠构造的长边方向设为第2布线560的长边方向。
接着，如图16D所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜540堆积厚度400nm，例如通过化学机械研磨（CMP）进行研磨直到低浓度电阻变化层522的表面露出，由此使包括层间绝缘膜540和低浓度电阻变化层522的晶片表面大致成为平坦。由此，在低浓度电阻变化层522的表面露出的状态下，能够在第3电极513、非导体层530、第2电极512及低浓度电阻变化层522的周围形成层间绝缘膜540。
另外，作为该层间绝缘膜540的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。进而，也可以使用这些材料的层叠构造。
接着，如图16E所示，通过将晶片表面进行例如等离子氧化处理，将低浓度电阻变化层522的露出面氧化而形成高浓度电阻变化层521。在本实施方式中，通过400℃的等离子氧化，形成膜厚为6nm的高浓度电阻变化层521。
接着，如图16F所示，在使用溅射法或CVD法等堆积作为第1电极511a及511b的第1电极膜后，使用曝光工艺掩蔽并蚀刻，由此图案形成第1电极511a及511b。这里，作为第1电极511a及511b的材料，优选的是容易充分发挥高浓度电阻变化层521的功能的材料，即容易使电阻变化的材料，优选的是使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1种或它们的混合物。另外，在本实施方式中，作为第1电极511a及511b的材料而使用铱（Ir）。此外，设第1电极511a及511b的宽度为0.5μm，膜厚为50nm。设相邻的第1电极511a与第1电极511b的间隔为0.5μm。
此外，虽然没有图示，但在使用有关本实施方式的存储元件作为集成电路的存储元件的情况下，作为基板可以使用预先形成有晶体管电路等的基板。在此情况下，将用于与该晶体管电路的电连接的导通孔与第2布线560连接。
由此，能够制造有关本发明的第5实施方式的存储元件500。
这样，有关本实施方式的存储元件500由于高浓度电阻变化层521处于低浓度电阻变化层522之上，所以能够如上述那样通过使低浓度电阻变化层522的一部分氧化而形成高浓度电阻变化层521。由此，能够容易地形成高浓度电阻变化层521。
另外，有关本实施方式的存储元件500与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第6实施方式）
接着，参照附图对有关本发明的第6实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图17A及图17B对有关本发明的第6实施方式的存储元件600进行说明。图17A是表示有关本发明的第6实施方式的存储元件的结构的部分切断俯视图。此外，图17B是表示沿着图17A的X－X’线切断的有关本发明的第6实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第1实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。另外，在图17A及图17B中，对于与图1A及图1B所示的构成要素相同的构成要素赋予相同的标号，其说明省略或简略化。
图17A及图17B所示的有关本发明的第6实施方式的存储元件600与图1A及图1B所示的有关本发明的第1实施方式的存储元件100的不同点是，有关第1实施方式的存储元件100是平面型的存储元件，相对于此，有关本实施方式的存储元件600是在存储单元孔内至少形成存储元件的一部分的存储单元孔型的存储元件。
如图17A及图17B所示，有关本发明的第6实施方式的存储元件600具备覆盖第1电极11a及11b的周围及上部而形成的层间绝缘膜640、形成在层间绝缘膜640内并且至少到达两个第1电极11a及11b的上表面而形成的存储单元孔680（图中的由虚线包围的区域）、至少覆盖存储单元孔680的底面而形成在存储单元孔680内的高浓度电阻变化层621、以及与高浓度电阻变化层621接合而埋入在存储单元孔680内的低浓度电阻变化层622。
此外，在低浓度电阻变化层622上，与低浓度电阻变化层622接合而形成有第2电极12。在第2电极12上，与第2电极12的上表面接合而形成有非导体层30。在非导体层30上，与非导体层30的上表面接合而形成有第3电极13。
另外，与第1实施方式同样，存储元件600经由与第3电极13的上表面电接合的插塞50而与第2布线60电连接。
在本实施方式中，高浓度电阻变化层621及低浓度电阻变化层622的材料分别使用与第1实施方式的高浓度电阻变化层21及低浓度电阻变化层22的材料相同的材料。此外，由高浓度电阻变化层621和低浓度电阻变化层622构成电阻变化层620，高浓度电阻变化层621的氧浓度比低浓度电阻变化层622的氧浓度高。
有关本实施方式的存储元件600通过第1电极11a及11b、电阻变化层620和第2电极12的层叠构造，与第1实施方式同样，构成与第1电极11a及11b的个数相同数量的电阻变化元件600R。在本实施方式中，通过第1电极11a及第1电极11b这两个第1电极、1个电阻变化层620和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件600Ra和第2电阻变化元件600Rb这两个电阻变化元件的电阻变化元件600R。即，第1电阻变化元件600Ra由第1电极11a、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，第2电阻变化元件600Rb由第1电极11b、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。这样，在第1电阻变化元件600Ra和第2电阻变化元件600Rb中，高浓度电阻变化层621、低浓度电阻变化层622及第2电极12分别共通，而作为另一个电极的第1电极11a及第1电极11b分别单独地形成。另外，在本实施方式中，将电阻变化元件600R的元件面积定义为第1电极11a及11b与高浓度电阻变化层621接合的面积（接合面积）的合计。
进而，有关本实施方式的存储元件600通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造，构成对第1电阻变化元件600Ra及第2电阻变化元件600Rb的两个电阻变化元件而言共通的1个二极管600D。另外，在本实施方式中，二极管600D的元件面积定义为第2电极12与非导体层30接合的面积（接合面积）、以及非导体层30与第3电极13接合的面积（接合面积）中的较小的接合面积。
这样，有关本发明的第6实施方式的存储元件600与第1实施方式同样，在1个存储元件内形成两个电阻变化元件600Ra及600Rb、以及1个二极管600D，能够进行与有关第1实施方式的存储元件同样的动作。由此，能够使共通的二极管600D的元件面积比各个电阻变化元件600Ra或600Rb的元件面积大。因而，在本实施方式中，也能够不使电阻变化层微细化而实现存储元件的大容量化。结果，能够使二极管的容许电流量实质地变大，能够防止由初始击穿动作时及电阻变化动作时的电流造成的二极管的破坏。
此外，由于能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大，所以能够不使用特殊的微细加工技术而将存储元件实质地微细化。
此外，有关本实施方式的存储元件600在电阻变化层中跨与电阻变化的一侧的层接合的多个电极而形成有存储单元孔，通过在该存储单元孔的内侧埋入电阻变化层而构成多个电阻变化元件。并且，在该存储单元孔上形成二极管，将多个电阻变化元件分别与二极管串联连接。
这样，通过做成存储单元孔型的存储元件，在高浓度电阻变化层及低浓度电阻变化层的形状加工中，这些层的侧面不会被干式蚀刻。由此，能够防止该侧面的蚀刻的伤害，能够防止因该侧面的变质造成的电阻变化元件的有效元件面积的减少，能够容易地微细化。
进而，由于存储单元孔的大小为跨多个电阻变化元件的大小，所以与对各个电阻变化元件分别单独地形成存储单元孔的情况相比，本实施方式的存储单元孔的底面积能够变大。由此，能够减小存储单元孔的纵横比，电阻变化层向存储单元孔内的埋入变得容易，并且存储单元孔的底部的高浓度电阻变化层的膜厚的均匀性能够提高。
另外，在本实施方式中，如图17A及图17B所示，用长方形表示了存储单元孔680的俯视的形状，但并不仅限定于长方形。例如也可以使存储单元孔的俯视形状成为椭圆形或多边形等。
此外，在本实施方式中，如图17B所示，存储单元孔680相对于基板10垂直地形成，但并不一定需要垂直地形成。例如在实际的制造工序中发生的截面的倾斜（锥状）也包含在本发明中。
此外，在本实施方式中，如图17B所示，第2电极12作为对电阻变化元件600R和二极管600D而言共通的电极而为单层，但第2电极12并不一定需要是单层的电极。例如，在电阻变化元件600R及二极管600D中采用的电极材料分别不同的情况下，第2电极12也可以为由不同的电极材料形成的2层或其以上的层叠构造。
进而，在本实施方式中，例示了第1电极11a及11b为两个的情况，但本发明并不限定于此。例如，在第1电极是3个以上的情况下，只要这些第1电极与共通的高浓度电阻变化层621接合，则能够得到同样的效果。这在后述的第7实施方式至第10实施方式中也是同样的。
［存储元件的制造方法］
接着，使用图18A～图18J对有关本发明的第6实施方式的存储元件600的制造方法进行说明。图18A～图18J是表示有关本发明的第6实施方式的存储元件的制造工序的剖视图。
首先，如图18A所示，在基板10上使用溅射法或CVD法等堆积导电膜后，通过使用曝光工艺掩蔽并将导电膜蚀刻，形成第1电极11a及11b。
这里，作为第1电极11a及11b的材料，优选的是容易充分发挥高浓度电阻变化层621的功能的材料，即容易使电阻变化的材料，优选的是使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1种或它们的混合物。另外，在本实施方式中，作为第1电极11a及11b的材料而使用铱（Ir）。此外，设第1电极11a及11b的宽度为0.5μm，膜厚为50nm。进而，设相邻的第1电极11a与第1电极11b的间隔为0.5μm。
此外，虽然没有图示，但在将有关本实施方式的存储元件作为集成电路的存储元件使用的情况下，作为基板可以使用预先形成有晶体管电路等的基板。在此情况下，将用于与该晶体管电路的电连接的导通孔与第1电极11a及11b连接。关于这一点，在后述的第7至第9实施方式的说明中也是同样的。
接着，如图18B所示，以覆盖第1电极11a及11b的方式，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜640a堆积厚度600nm，然后，例如通过化学机械研磨（CMP）进行研磨，直到第1电极11a及11b的层间绝缘膜640a的膜厚成为300nm，使层间绝缘膜640a的表面大致成为平坦。
另外，作为该层间绝缘膜640a的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
接着，如图18C所示，使用曝光工艺掩蔽而将层间绝缘膜640a蚀刻直到第1电极11a及11b露出，由此形成底面跨第1电极11a和第1电极11b、并且达到其上表面的存储单元孔680。
接着，如图18D所示，以覆盖层间绝缘膜640a的表面和存储单元孔680的底面及内侧面的方式依次堆积成为高浓度电阻变化层621的膜即高浓度电阻变化膜621F、以及成为低浓度电阻变化层622的膜即低浓度电阻变化膜622F。
这里，作为低浓度电阻变化膜622F的材料，使用与具有化学计量的组成的氧化物相比作为原子比的含氧量较少的氧化物即缺氧型的膜。在本实施方式中，对作为这些膜而使用钽氧化物的情况进行说明。作为使用钽氧化物的情况下的低浓度电阻变化膜622F（低浓度电阻变化层622）的适当的范围，TaOx（0<x<2.5），其膜厚是如将存储单元孔680完全填埋的膜厚。此外，作为高浓度电阻变化膜621F（高浓度电阻变化层621）的适当的范围，TaOy（x<y），其膜厚在存储单元孔680的底部上为1nm以上且10nm以下的膜厚。另外，高浓度电阻变化膜621F的存储单元孔680的内侧壁上的膜厚没有特别限定。以上，对于TaOx及TaOy的化学式的氧组成x及y的值，能够通过调整溅射时的氧气流量相对于氩气流量之比而分别控制。
对使用钽氧化物的情况下的高浓度电阻变化膜621F及低浓度电阻变化膜622F的具体的溅射时的工序进行说明，首先，在溅射装置内设置基板，将溅射装置内抽真空到7×10-4Pa左右。并且，将钽作为靶，使功率为250W，使将氩气和氧气加在一起的全气体压力为3.3Pa，使基板的设定温度为30℃，在图18C所示的构造之上进行溅射。在使氧分压比从1%变化为7%的情况下，钽氧化物层中的含氧率（即，氧原子相对于Ta原子的组成比）从约40%（TaO0.66）变化为约70%（TaO2.3）。关于钽氧化物层的组成，可以使用卢瑟福背散射法测量。此外，所谓具有化学计量的组成的氧化物，在钽氧化物的情况下，这里是指作为绝缘体的Ta2O5，通过做成缺氧型，金属氧化物具有导电性。在本实施方式中，作为高浓度电阻变化膜621F而将Ta2O5膜堆积6nm，作为低浓度电阻变化膜622F而将TaO0.66堆积400nm。
另外，在本实施方式中，作为低浓度电阻变化膜622F而使用缺氧型的钽氧化膜，但也可以使用钽氧化膜以外的材料。例如，与缺氧型的钽氧化物同样，使用缺氧型的含有铁的氧化膜或其他的作为过渡金属氧化物的铪（Hf）或锆（Zr）的氧化物，也能够构成同样的层叠构造的电阻变化膜。在这些膜的成膜方法中可以使用溅射法或CVD法等。
接着，如图18E所示，例如通过化学机械研磨（CMP）将低浓度电阻变化膜622F及高浓度电阻变化膜621F研磨直到层间绝缘膜640a的表面露出，使晶片表面大致成为平坦。由此，在存储单元孔680内形成高浓度电阻变化层621及低浓度电阻变化层622。
接着，如图18F所示，将成为第2电极12的第2电极膜12F向晶片表面堆积。作为该第2电极膜12F的材料，可以使用与第1电极11a及11b相同的材料。或者，作为第2电极12，优选的是容易将低浓度电阻变化层622的第2电极12侧的界面的电阻保持为低电阻的电极，即电阻不易变化的电极，所以作为第2电极膜12F的材料，也可以使用包括从铜（Cu）、钛（Ti）、钨（W）或钽（Ta）、或这些材料的氮化物中选择的至少1种的金属。此外，作为这些材料的成膜方法，可以使用溅射法或CVD法等。在本实施方式中，作为第2电极膜12F，通过溅射法堆积了膜厚为30nm的氮化钽（TaN）。
接着，如该图所示，将成为非导体层30的非导体膜30F向晶片表面堆积。作为非导体膜30F的材料，可以使用例如缺氮型氮化硅（SiNx）。
这样的具有半导体特性的SiNx膜可以通过例如使用Si靶的氮气环境中的反应性溅射法来形成，通过使氮的组成x变化，能够使其能带隙变化，能够调节二极管的电流－电压特性。另外，作为非导体膜30F的成膜方法，例如只要在室温条件下、使腔室的压力为0.1Pa～1Pa、使Ar/N2流量为18sccm/2sccm来制造就可以。在本实施方式中，作为非导体膜30F而将SiNx（x=0.6）堆积15nm。
接着，如该图所示，将成为第3电极13的第3电极膜13F向晶片表面堆积。第3电极膜13F的材料可以使用与第2电极膜12F相同的材料。在本实施方式中，作为第3电极膜13F，使用溅射法将氮化钽（TaN）堆积30nm。另外，作为堆积方法，不仅是溅射法，也可以使用CVD法等。
由此，能够在形成有电阻变化层620的存储单元孔680上形成由第2电极膜12F、非导体膜30F和第3电极膜13F构成的层叠膜。
接着，如图18G所示，对由第2电极膜12F、非导体膜30F及第3电极膜13F构成的层叠膜，使用曝光工艺掩蔽并蚀刻，由此以规定的尺寸形成由第2电极12、非导体层30和第3电极13构成的层叠构造。在本实施方式中，蚀刻后的层叠构造的俯视形状为1.5μm×0.5μm的长方形。此外，层叠构造的长边方向为第1电极11a及11b的短边方向。
接着，如图18H所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜640b堆积厚度400nm，将层间绝缘膜向上方延伸，接着，用化学机械研磨（CMP）进行研磨直到第3电极13上的层间绝缘膜的膜厚成为200nm，来使晶片表面大致成为平坦。由此，能够通过存储单元孔680部分的层间绝缘膜640a、以及将第2电极12、非导体层30及第3电极13的层叠构造覆盖的层间绝缘膜640b形成层间绝缘膜640。
另外，作为该层间绝缘膜640b的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
接着，如图18I所示，以埋入到第3电极13上的层间绝缘膜640中的方式形成插塞50。插塞50可以如以下这样形成。即，在图18H的层间绝缘膜640中形成达到第3电极13表面的导通孔（径260nm）。该导通孔的形成只要使用一般的半导体工艺技术就能够容易地形成。在形成导通孔后，例如使用CVD法形成由钨（W）构成的成为插塞50的导体膜，然后，通过例如进行CMP，能够形成如图18I所示的构造。另外，作为插塞50，除了钨（W）以外，例如也可以使用铜（Cu）或铝（Al）。
接着，如图18J所示，形成第2布线60。第2布线60可以如以下这样形成。即，在图18I所示的构造体的表面上使用溅射法或CVD法等堆积布线用的导电膜后，使用曝光工艺掩蔽并蚀刻，由此图案形成规定形状的第2布线60。作为该第2布线60的材料，可以使用在一般的半导体工艺的布线工序中使用的Al、Al－Cu合金、Ti－Al－N合金、或用大马士革工艺形成的Cu布线等。在本实施方式中，作为第2布线60而使用通过溅射法堆积的Al膜。此外，使第2布线60的厚度为200nm～400nm，宽度为约0.5μm。
由此，能够制造有关本发明的第6实施方式的存储元件600。
另外，有关本实施方式的存储元件600与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第7实施方式）
接着，参照附图对有关本发明的第7实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图19A及图19B对有关本发明的第7实施方式的存储元件700进行说明。图19A是表示有关本发明的第7实施方式的存储元件的结构的部分切断俯视图。此外，图19B是表示沿着图19A的X－X’线切断的有关本发明的第7实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第6实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
首先，图19A及图19B所示的有关本发明的第7实施方式的存储元件700的基本结构与图17A及图17B所示的有关本发明的第6实施方式的存储元件600是相同的。因而，在图19A及图19B中，对于与图17A及图17B所示的构成要素相同的构成要素赋予相同的标号，其说明省略或简略化。
图19A及图19B所示的有关本发明的第7实施方式的存储元件700与有关本发明的第6实施方式的存储元件600的不同点是，在有关本实施方式的存储元件700中，沿着第1电极711a及711b形成有第1布线770a及770b。
如图19A及图19B所示，第1电极711a及711a与第6实施方式的第1电极11a及11b同样，与高浓度电阻变化层621接合而形成。此外，第1电极711a及711b的材料可以使用与第6实施方式的第1电极11a及11b同样的材料。
两个第1布线770a及770b由Cu等的低电阻的金属构成，形成在基板10之上。此外，在第1布线770a、770b之上分别形成有第1电极711a、711b，第1布线770a、770b分别与第1电极711a、711b接合。
有关本实施方式的存储元件700与第6实施方式同样，通过第1电极711a及711b、电阻变化层620和第2电极12的层叠构造，构成与第1电极711a及711b的个数相同数量的电阻变化元件700R。在本实施方式中，通过两个第1电极711a及第1电极711b这两个第1电极、1个电阻变化层620和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件700Ra和第2电阻变化元件700Rb这两个电阻变化元件的电阻变化元件700R。即，第1电阻变化元件700Ra由第1电极711a、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，第2电阻变化元件700Rb由第1电极711b、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造构成1个二极管700D。
这样构成的有关本发明的第7实施方式的存储元件700与有关第6实施方式的存储元件600同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件700使用由比第1电极711a及711b更低电阻的材料构成的第1布线770a及770b。由此，在将第1布线770a及770b作为半导体存储装置的电路的位线使用的情况下，能够减小位线的布线电阻，能够实现良好的电路动作。进而，通过使用第1布线770a及770b，能够使第1电极711a及711b变薄，所以能够削减第1电极711a及711b的材料的使用量，并且第1电极711a及711b的加工变得容易。特别是，在第1电极711a及711b的材料是Pt、Pd或Ir等的贵金属的情况下，通过第1电极711a及711b的使用量削减，能够实现低成本化。
［存储元件的制造方法］
接着，使用图20A～图20C对有关本发明的第7实施方式的存储元件700的制造方法进行说明。图20A～图20C是表示有关本发明的第7实施方式的存储元件的制造工序的剖视图。另外，在有关本发明的第7实施方式的存储元件700的制造方法中，形成第1电极711a及711b后的制造工序与第6实施方式的形成第1电极11a及11b后的制造工序是同样的，所以其说明省略。
首先，如图20A所示，在基板10上，使用溅射法或CVD法等，依次堆积第1布线膜770F和第1电极膜711F。
这里，作为第1布线膜770F的材料，可以使用Al、Al－Cu合金、Ti－Al－N合金等。在本实施方式中，作为第1布线膜770F，使用通过溅射法堆积的Al膜。此外，第1布线膜770F的膜厚为200nm～400nm。此外，作为第1电极膜711F的材料，可以使用与第6实施方式的第1电极11a、11b相同的材料。在本实施方式中，作为第1电极膜711F而使用铱（Ir），使膜厚为50nm。
接着，如图20B所示，使用曝光工艺掩蔽而将第1布线膜770F及711F蚀刻，由此形成第1布线770a及770b和第1电极711a及711b。
这里，使第1布线770a及770b的宽度为0.5μm，使相邻的第1布线770a与第1布线770b的间隔为0.5μm。此外，同样使第1电极711a的宽度为0.5μm，使相邻的第1电极711a与第1电极711b的间隔为0.5μm。
接着，如图20C所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜640a堆积厚度600nm，然后，例如用化学机械研磨（CMP）进行研磨直到第1电极711a及711b的表面露出，来使包括层间绝缘膜640a和第1电极711a及711b的晶片表面大致成为平坦。
另外，作为该层间绝缘膜640a的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
以后的制造工序与有关第6实施方式的制造工序中的图18C以后的工序是相同的，所以其说明省略。
由此，能够制造有关本发明的第2实施方式的存储元件700。
另外，有关本实施方式的存储元件700与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第8实施方式）
接着，参照附图对有关本发明的第8实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图21A及图21B对有关本发明的第8实施方式的存储元件800进行说明。图21A是表示有关本发明的第8实施方式的存储元件的结构的部分切断俯视图。此外，图21B是表示沿着图21A的X－X’线切断的有关本发明的第8实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第6及第7实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
图21A及图21B所示的有关本发明的第8实施方式的存储元件800的基本结构与图19A及图19B所示的有关本发明的第7实施方式的存储元件700是相同的。因而，在图21A及图21B中，对于与图19A及图19B所示的构成要素相同的构成要素赋予相同的标号，其说明省略或简略化。
图21A及图21B所示的有关本发明的第8实施方式的存储元件800与有关本发明的第7实施方式的存储元件700的不同点是，在有关本实施方式的存储元件800中，分别沿着第1电极811a及811b形成的布线为由Cu布线构成的第1布线870a及870b，以及第1电极811a及811b通过镀层法形成。
如图21A及图21B所示，在有关本发明的第8实施方式的存储元件800中，两个第1布线870a及870b是Cu（铜）布线，形成在基板10之上。此外，在第1布线870a、870b之上，分别形成第1电极811a、811b，第1布线870a、870b分别与第1电极811a、811b接合。
第1电极811a及811b与高浓度电阻变化层621接合而形成。第1电极811a及811b的材料可以使用与第7实施方式的第1电极711a及711b同样的材料，但有关本实施方式的第1电极811a及811b是通过非电解镀层法形成在第1布线870a及870b的表面上的镀层电极。
有关本实施方式的存储元件800与第7实施方式同样，通过第1电极811a及811b、电阻变化层620和第2电极12的层叠构造，构成与第1电极811a及811b的个数相同数量的电阻变化元件800R。在本实施方式中，通过第1电极811a及第1电极811b这两个第1电极、1个电阻变化层620、和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件800Ra和第2电阻变化元件800Rb这两个电阻变化元件的电阻变化元件800R。即，第1电阻变化元件800Ra由第1电极811a、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，第2电阻变化元件800Rb由第1电极811b、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造构成1个二极管800D。
这样构成的有关本发明的第8实施方式的存储元件800与有关第6及第7实施方式的存储元件同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件800的第1电极811a及811b通过镀层法形成。由此，不需要对在第1电极811a及811b的材料中使用的Pt、Pd或Ir等的贵金属进行通过蚀刻工艺的形状加工。因而，能够得到以下这样的效果。
即，对在第1电极811a及811b的材料中使用的贵金属系的金属而言，通过使用反应性离子蚀刻等的一般的干式蚀刻工艺难以将截面形状垂直地加工，此外，由于与蚀刻气体的反应生成物的蒸气压较高，所以难以将蚀刻后的再附着物完全除去。因此，容易发生由微细图案中的再附着物造成的短路及细线形状的形成不良，对于微细化而言成为问题。
相对于此，在本实施方式中，由于不需要通过贵金属的蚀刻进行形状加工，所以不发生这样的问题，所以能够得到容易将第1电极811a及811b微细化的效果。
［存储元件的制造方法］
接着，使用图22A～图22C对有关本发明的第8实施方式的存储元件800的制造方法进行说明。图22A及图22B是表示有关本发明的第8实施方式的存储元件的制造工序的剖视图。另外，有关本发明的第8实施方式的存储元件800的制造方法中，形成第1电极811a及811b后的制造工序与在第6实施方式中形成第1电极11a及11b后的制造工序是同样的，所以其说明省略。
首先，如图22A所示，在基板10上形成层间绝缘膜640a、和由Cu布线构成的第1布线870a及870b，以使第1布线870a及870b的上表面露出。层间绝缘膜640a和第1布线870a及870b的形成可以使用一般的Cu大马士革工序进行。另外，使第1布线870a及870b的Cu的膜厚为200nm，使布线宽度为约0.5μm，使相邻的第1布线870a与第1布线870b的间隔为0.5μm。
接着，如图22B所示，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜640b以厚度300nm堆积在整面上，然后，使用曝光工艺进行掩蔽而将层间绝缘膜640b蚀刻直到第1布线870a及870b露出，由此形成底面达到第1布线870a及870b的上表面的存储单元孔680。
另外，作为该层间绝缘膜640b的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
接着，如图22C所示，仅在第1布线870a及870b的露出面上，使用例如非电解选择成长镀层法，形成第1电极811a及811b。
在本实施方式中，作为第1电极811a及811b的材料而使用Pt，作为非电解Pt镀层浴，可以使用联氨－氨系Pt镀层浴、或含有硼类化合物或次磷酸作为还原剂的Pt镀层浴。此外，由Pt构成的第1电极811a及811b的膜厚优选的是5nm～50nm左右，在本实施方式中为25nm。
此外，优选的是在第1布线870a及870b的露出面上形成含有镍、镍－磷合金或镍－硼的某种的电极种子层后进行上述非电解Pt镀层。由此，能够更高效率地在Cu布线上进行Pt的选择成长。在此情况下，电极种子层可以做成由钯和镍、钯和镍－磷合金或钯和镍－硼合金的某种组合构成的层叠构造。
以后的制造工序与有关第6实施方式的制造工序中的图18D以后的工序是相同的，所以其说明省略。
通过以上，能够制造有关本发明的第8实施方式的存储元件800。
另外，有关本实施方式的存储元件800与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第9实施方式）
接着，参照附图对有关本发明的第9实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图23A及图23B对有关本发明的第9实施方式的存储元件900进行说明。图23A是表示有关本发明的第9实施方式的存储元件的结构的部分切断俯视图。此外，图23B是表示沿着图23A的X－X’线切断的有关本发明的第9实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第6～第8实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
如图23A及图23B所示，有关本发明的第9实施方式的存储元件900与图17A及图17B所示的有关本发明的第6实施方式的存储元件600的基本结构是相同的。因而，在图23A及图23B中，对于与图17A及图17B所示的构成要素相同的构成要素赋予相同的标号，其说明省略或简略化。
图23A及图23B所示的有关本发明的第9实施方式的存储元件900与有关本发明的第6实施方式的存储元件600的不同点是，在有关本实施方式的存储元件900中，没有有关第6实施方式的存储元件600的插塞50，非导体层30及第3电极13被加工为与第2布线60相同形状。
有关本实施方式的存储元件900与第6实施方式同样，通过第1电极11a及11b、电阻变化层620和第2电极12的层叠构造，构成与第1电极11a及11b的个数相同数量的电阻变化元件900R。在本实施方式中，通过第1电极11a及第1电极11b这两个第1电极、1个电阻变化层620和1个第2电极12，在1个存储单元内构成具有第1电阻变化元件900Ra和第2电阻变化元件900Rb这两个电阻变化元件的电阻变化元件900R。即，第1电阻变化元件900Ra由第1电极11a、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，第2电阻变化元件900Rb由第1电极11b、高浓度电阻变化层621、低浓度电阻变化层622及第2电极12构成。此外，通过1个第2电极12、1个非导体层30及1个第3电极13的层叠构造构成1个二极管900D。
这样构成的有关本发明的第9实施方式的存储元件900与有关第6实施方式的存储元件600同样地动作，起到同样的效果。
进而，有关本实施方式的存储元件900没有形成插塞，第2布线60直接形成在第3电极13上。由此，能够省去用来形成插塞的工序，所以能够削减光刻工序数，并且能够削减制造成本。
此外，有关本实施方式的存储元件900由于非导体层30也能够形成在层间绝缘膜640上，所以与第6实施方式相比，能够使非导体层30的第2电极12侧的面积增加。由此，电流还流过增加的层间绝缘膜640上的非导体层30的区域中，所以能够使有效的电流量增加。
［存储元件的制造方法］
接着，使用图24A～图24C对有关本发明的第9实施方式的存储元件900的制造方法进行说明。图24A～图24B是表示有关本发明的第9实施方式的存储元件的制造工序的剖视图。
首先，与上述第6实施方式同样，进行图18A～图18E。
接着，如图24A所示，在低浓度电阻变化层622上堆积成为第2电极12的膜即第2电极膜，通过使用曝光工艺进行掩蔽并蚀刻，形成第2电极12。另外，第2电极12的材料使用与第6实施方式相同的材料，此外，成膜也可以与第6实施方式同样进行。在本实施方式中，第2电极12通过溅射法将TaN堆积50nm。
接着，如图24B所示，将第2电极12覆盖，例如使用CVD法，将膜厚为200nm的由TEOS－SiO构成的层间绝缘膜640b延伸到层间绝缘膜640a的上方，然后，通过用例如化学机械研磨（CMP）进行研磨直到第2电极212的表面露出，使包括层间绝缘膜640b和第2电极12的晶片表面大致成为平坦。
另外，作为该层间绝缘膜640b的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
接着，如图24C所示，将成为非导体层30的非导体膜30F、成为第3电极13的第3电极膜13F、以及成为第2布线60的第2布线膜60F依次向晶片表面堆积，形成层叠膜。作为非导体膜30F、第3电极膜13F及第2布线膜60F的材料，可以使用与第6实施方式相同的材料，此外，这些膜的成膜也能够与第6实施方式同样进行。在本实施方式中，作为非导体膜30F而将SiNx（x=0.6）堆积15nm，作为第3电极膜13F而将氮化钽（TaN）堆积30nm，作为第2布线膜60F而将Al膜堆积200nm，都通过溅射法成膜。
接着，通过对由非导体膜30F、第3电极膜13F和第2布线膜60F构成的层叠膜使用曝光工艺掩蔽而一齐蚀刻，形成由非导体层30、第3电极13及第2布线60构成的层叠构造。在本实施方式中，形成图案以使第2布线60的宽度成为0.5μm。
由此，能够制造如图23A及图23B所示的有关本发明的第9实施方式的存储元件900。
另外，有关本实施方式的存储元件900与第1实施方式同样，可以作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作，与第1实施方式是同样的。
（第10的实施方式）
接着，参照附图对有关本发明的第10实施方式的存储元件及存储元件的制造方法进行说明。另外，关于有关本实施方式的半导体存储装置、以及半导体存储装置的写入动作及读出动作，与第1实施方式是同样的，所以省略说明。
［存储元件的结构］
首先，使用图25A及图25B对有关本发明的第10实施方式的存储元件1000进行说明。图25A是表示有关本发明的第10实施方式的存储元件的结构的部分切断俯视图。此外，图25B是表示沿着图25A的X－X’线切断的有关本发明的第10实施方式的存储元件的结构的剖视图。另外，在本实施方式中，与第6～第9实施方式同样，以形成在一个存储元件内的电阻变化元件是两个的情况为例进行说明。
如图25A及图25B所示，有关本发明的第10实施方式的存储元件1000包括与形成在基板10之上的第2布线1060的上表面接合而形成的第3电极1013、与第3电极1013的上表面接合而形成的非导体层1030、与非导体层1030的上表面接合而形成的第2电极1012、层间绝缘膜1040、形成在层间绝缘膜1040内并且至少达到第2电极1012的上表面的存储单元孔1080、埋入在存储单元孔1080中的低浓度电阻变化层1022、形成在低浓度电阻变化层1022的上表面上的高浓度电阻变化层1021、以及与高浓度电阻变化层1021的上表面接合而形成的两个第1电极1011a及1011b。
在本实施方式中，第1电极1011a、1011b、高浓度电阻变化层1021、低浓度电阻变化层1022、第2电极1012、非导体层1030、第3电极1013、第2布线1060及层间绝缘膜1040的材料分别可以使用与第6实施方式的第1电极11a、11b、高浓度电阻变化层621、低浓度电阻变化层622、第2电极12、非导体层30、第3电极13、第2布线60及层间绝缘膜640的材料相同的材料。
此外，通过高浓度电阻变化层1021和低浓度电阻变化层1022构成电阻变化层1020，高浓度电阻变化层1021的氧浓度比低浓度电阻变化层1022的氧浓度高。
有关本实施方式的存储元件1000通过第1电极1011a及1011b、电阻变化层1020和第2电极1012的层叠构造，构成与第1电极1011a及1011b的个数相同数量的电阻变化元件1000R。在本实施方式中，通过第1电极1011a及第1电极1011b这两个电极、1个电阻变化层1020和1个第2电极1012，在1个存储单元内构成具有第1电阻变化元件1000Ra和第2电阻变化元件1000Rb这两个电阻变化元件的电阻变化元件1000R。即，第1电阻变化元件1000Ra由第1电极1011a、高浓度电阻变化层1021、低浓度电阻变化层1022及第2电极1012构成。此外，第2电阻变化元件1000Rb由第1电极1011b、高浓度电阻变化层1021、低浓度电阻变化层1022及第2电极1012构成。这样，在第1电阻变化元件1000Ra和第2电阻变化元件1000Rb中，高浓度电阻变化层1021、低浓度电阻变化层1022及第2电极1012分别共通，而另一个电极在第1电极1011a和第1电极1011b中分别不同。另外，在本实施方式中，电阻变化元件1000R的元件面积定义为第1电极1011a及1011b与高浓度电阻变化层1021接合的面积（接合面积）的合计。
进而，有关本实施方式的存储元件1000通过1个第2电极1012、1个非导体层1030及1个第3电极1013的层叠构造构成二极管1000D。另外，在本实施方式中，二极管1000D的元件面积定义为第2电极1012与非导体层1030接合的面积（接合面积）及非导体层1030与第3电极1013接合的面积（接合面积）中的较小的接合面积。
这样，有关本发明的第10实施方式的存储元件1000与第6实施方式同样，在1个存储元件内形成两个电阻变化元件100Ra及1000Rb和1个二极管1000D，能够进行与有关第6实施方式的存储元件同样的动作。由此，能够使1个二极管1000D的元件面积比1个电阻变化元件1000Ra、1000Rb的元件面积大。因而，在本实施方式中，也能够不使电阻变化层微细化而实现存储元件的大容量化。结果，能够使二极管的容许电流量实质上变大，能够防止由初始击穿动作时及电阻变化动作时的电流造成的二极管的破坏。
此外，由于能够使电阻变化层及二极管的加工尺寸比存储元件的最小设计尺寸大，所以能够不使用特殊的微细加工技术而使存储元件实质地微细化。
进而，有关本实施方式的存储元件1000为将有关第6实施方式的存储元件600的结构上下颠倒的结构（其中，高浓度电阻变化层1021的形状与高浓度电阻变化层621的形状不同）。通过做成这样的结构，能够省去形成用来将第3电极1013与第2布线1060连接的插塞（图17B的插塞50）的工序，所以能够削减光刻工序数，并且能够削减制造成本。
另外，在本实施方式中，如图25A及图25B所示，用长方形表示了存储单元孔1080的俯视的形状，但并不仅限定于长方形。例如，存储单元孔1080的俯视形状也可以为椭圆形或多边形等。
此外，在本实施方式中，如图25B所示，存储单元孔1080相对于基板10垂直地形成，但并不一定需要垂直地形成。例如，有在实际的制造工序中发生的截面的倾斜（锥状）的情况也包含在本发明中。
此外，在本实施方式中，如图25B所示，第2电极1012作为对电阻变化元件1000R和二极管1000D而言共通的电极而做成了单层，但第2电极1012并不一定需要是单层的电极。例如，在电阻变化元件1000R及二极管1000D中采用的电极材料分别不同的情况下，第2电极1012也可以为由不同的电极材料形成的2层或其以上的层叠构造。
［存储元件的制造方法］
接着，使用图26A～图26I对有关本发明的第10实施方式的存储元件1000的制造方法进行说明。图26A～图26I是表示有关本发明的第10实施方式的存储元件的制造工序的剖视图。
首先，如图26A所示，在基板10上形成由Cu布线构成的第2布线1060。第2布线1060能够使用一般的Cu大马士革工序形成。在本实施方式中，使第2布线1060的Cu膜厚为200nm，使布线宽度为约0.5μm。
接着，如图26B所示，依次堆积成为第3电极1013的第3电极膜1013F、成为非导体层1030的非导体膜1030F、以及成为第2电极1012的第2电极膜1012F，从而形成层叠膜。
这里，作为第2电极膜1012F及第3电极膜1013F的材料，可以使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1种或它们的混合物，或者包括从铜（Cu）、钛（Ti）、钨（W）、钽（Ta）、或这些材料的氮化物中选择的至少1种的金属。此外，作为这些材料的成膜方法而使用溅射法或CVD法等。在本实施方式中，作为第3电极膜1013F及第2电极膜1012F，通过溅射法堆积膜厚为30nm的氮化钽（TaN）。
此外，作为非导体膜1030F的材料，可以使用与第6实施方式的非导体膜30F相同的材料。在本实施方式中，作为非导体膜1030F而堆积膜厚为15nm的SiNx（x=0.6）。
此外，作为低浓度电阻变化膜1022F的材料，可以使用与第6实施方式的低浓度电阻变化膜622F相同的材料。在本实施方式中，作为低浓度电阻变化膜1022F，通过溅射法堆积膜厚为50nm的TaO0.66。
接着，如图26C所示，对由第3电极膜1013F、非导体膜1030F及第2电极膜1012F构成的层叠膜使用曝光工艺掩蔽而一齐蚀刻，由此以规定的尺寸，形成由第3电极1013、非导体层1030、和第2电极1012构成的层叠构造。在本实施方式中，蚀刻后的层叠构造的俯视形状为1.5μm×0.5μm的长方形。此外，层叠构造的长边方向为第2布线1060的长边方向。
接着，如图26D所示，以覆盖第3电极1013、非导体层1030和第2电极1012的层叠构造的方式，例如使用CVD法将由TEOS－SiO构成的层间绝缘膜1040a堆积厚度600nm。
接着，如图26E所示，通过用例如化学机械研磨（CMP）进行研磨直到第2电极1012上的层间绝缘膜1040a的膜厚成为300nm，使层间绝缘膜1040a的表面大致成为平坦后，使用曝光工艺进行掩蔽并蚀刻，由此形成构成为底面达到第2电极1012的上表面的存储单元孔1080。由此，能够形成具有存储单元孔1080的层间绝缘膜1040。
另外，作为该层间绝缘膜1040的材料，除了TEOS－SiO以外，也可以使用硅氮化（SiN）膜、作为低介电常数材料的氮碳化硅（SiCN）膜或碳氧化硅（SiOC）膜、或含氟氧化硅（SiOF）膜等。还可以使用这些材料的层叠构造。
接着，如图26F所示，例如通过溅射法，作为成为低浓度电阻变化层1022的低浓度电阻变化膜1022F而将TaO0.66成膜600nm。由此，将存储单元孔1080被低浓度电阻变化膜1022F填埋。作为低浓度电阻变化膜1022F的材料，可以使用与第6实施方式的低浓度电阻变化膜622F相同的材料。
接着，如图26G所示，通过用例如化学机械研磨（CMP）将层间绝缘膜1040上的低浓度电阻变化膜1022F研磨，使包括层间绝缘膜1040及低浓度电阻变化层1022的晶片表面大致成为平坦。
接着，如图26H所示，通过将晶片表面进行例如等离子氧化处理，将低浓度电阻变化层1022的露出面氧化而形成高浓度电阻变化层1021。在本实施方式中，通过400℃的等离子氧化形成膜厚为6nm的高浓度电阻变化层1021。
接着，如图26I所示，在使用溅射法或CVD法等堆积作为第1电极1011a及1011b的第1电极膜后，使用曝光工艺进行掩蔽并蚀刻，由此图案形成第1电极1011a及1011b。这里，作为第1电极1011a及1011b的材料，优选的是容易发挥高浓度电阻变化层1021的功能的材料，即容易使电阻变化的材料，优选的是使用贵金属材料、例如从白金（Pt）、钯（Pd）及铱（Ir）中选择的1种或它们的混合物。另外，在本实施方式中，作为第1电极1011a及1011b的材料而使用铱（Ir）。此外，使第1电极1011a及1011b的宽度为0.5μm，使膜厚为50nm。使相邻的第1电极1011a与第1电极1011b的间隔为0.5μm。
此外，虽然没有图示，但在将有关本实施方式的存储元件作为集成电路的存储元件使用的情况下，作为基板可以使用预先形成有晶体管电路等的基板。在此情况下，将用于与该晶体管电路的电连接的导通孔与第2布线1060连接。
由此，能够制造有关本发明的第10实施方式的存储元件1000。
这样，有关本实施方式的存储元件1000由于高浓度电阻变化层1021处于低浓度电阻变化层1022之上，所以如上述那样，能够通过使低浓度电阻变化层1022的一部分氧化来形成高浓度电阻变化层1021。由此，能够容易地形成高浓度电阻变化层1021。
另外，有关本实施方式的存储元件1000与第1实施方式同样，能够作为如图3所示的半导体存储装置的存储单元使用。此外，在此情况下，关于该半导体存储装置的写入动作及读出动作与第1实施方式是同样的。
以上，基于实施方式对有关本发明的存储元件、半导体存储装置、存储元件的制造方法及半导体存储装置的读出方法进行了说明，但本发明并不限定于实施方式。
例如，在本实施方式中，对包含在1个存储元件中的电阻变化元件的数量是2个的情况进行了说明，但并不限定于此。例如包含在1个存储元件中的电阻变化元件的数量可以为3个以上的多个，也可以做成包括更多的电阻变化元件的结构。
这里，使用图27A对包含在1个存储元件中的电阻变化元件为4个的情况下的一例进行说明。图27A是表示有关本发明的其他实施方式的存储元件的结构的剖视图。另外，在图27A中，对于与图1B所示的有关第1实施方式的存储元件100相同的构成要素赋予相同的标号。
如图27A所示，在有关本实施方式的存储元件101中包括4个第1电极11a、11b、11c及11d。另外，在图27A中，除了第1电极的数量以外，与图1B所示的有关第1实施方式的存储元件100是相同的。由此，能够构成具有包括第1电阻变化元件101Ra、第2电阻变化元件101Rb、第3电阻变化元件101Rc及第4电阻变化元件101Rd这4个电阻变化元件的电阻变化元件101R、以及1个二极管101D的存储元件。
此外，使用图27B说明使用图27A及图27B所示的存储元件101来构成由3个×3个的交叉点型的存储单元阵列构成的半导体存储装置2001的一例。图27B是表示有关本发明的其他实施方式的半导体存储装置的结构的一例的图。
如图27B所示，有关本实施方式的半导体存储装置2001包括3条字线和12条（3个×4条）位线。在此情况下，由于通过读出字线选择电路连接的电流传感电路的个数为与包含在1个存储元件中的电阻变化元件相同的个数，所以在本实施方式中只要配置4个电流传感电路就可以。由此，通过进行与在有关第1实施方式的半导体存储装置2000中说明的写入动作及读出动作同样的动作，能够判别4个电阻变化元件的电阻状态。即，能够基于流过4个电流传感电路中的电流，判别读出对象的存储单元的第1电阻变化元件、第2电阻变化元件、第3电阻变化元件及第4电阻变化元件的电阻状态。
共通地连接越多的电阻变化元件，则能够使二极管的接合面积相对于一个电阻变化元件的接合面积相对地越大，所以二极管的容许电流的边界值提高。但是，经由相互的元件的漏电流增大，读出边界值有减小的倾向，所以包含在1个存储元件中的电阻变化元件的数量需要考虑存储单元阵列的规模及读出边界值来综合决定。
除此以外，实施了本领域的技术人员在不脱离本发明的主旨的范围内想到的各种变形的形态也包含在本发明的范围内。此外，在不脱离发明的主旨的范围内也可以将多个实施方式的各构成要素任意地组合。
工业实用性
使用有关本发明的存储元件的非易失性半导体存储装置具有能够微细化且大容量化的交叉点构造，作为在数字家电、存储卡、便携型电话机或个人计算机等的各种电子设备中使用的非易失性半导体存储装置具有实用性。
标号说明
10基板
11a、11b、211a、211b、311a、311b、511a、511b、711a、711b、811a、811b、1011a、1011b第1电极
211F、711F第1电极膜
12、212、512、1012第2电极
12F、512F、1012F第2电极膜
13、213、513、1013第3电极
13F、513F、1013F第3电极膜
20、520、620、1020电阻变化层
21、521、621、1021高浓度电阻变化层
21F、621F高浓度电阻变化膜
22、522、622、1022低浓度电阻变化层
22F、522F、622F、1022F低浓度电阻变化膜
30、230、530、1030非导体层
30F、530F、1030F非导体膜
40、40a、40b、540、640、640a、640b、1040、1040a层间绝缘膜
50插塞
60、560、1060第2布线
60F第2布线膜
100、101、200、300、400、500、600、700、800、900、1000存储元件
100D、101D、200D、300D、400D、550D、600D、700D、800D、900D、1000D二极管
100R、101R、200R、300R、400R、500R、600R、700R、800R、900R、1000R电阻变化元件
100Ra、101Ra、200Ra、300Ra、400Ra、500Ra、600Ra、700Ra、800Ra、900Ra、1000Ra第1电阻变化元件
100Rb、101Rb、200Rb、300Rb、400Rb、500Rb、600Rb、700Rb、800Rb、900Rb、1000Rb第2电阻变化元件
101Rc第3电阻变化元件
101Rd第4电阻变化元件
270a、270b、370a、370b、770a、770b、870a、870b第1布线
270F、770F第1布线膜
680、1080存储单元孔
2000、2001半导体存储装置
2100存储单元阵列
2200读出字线选择电路
2300读出位线选择电路
2400写入字线选择电路
2500写入位线选择电路
2600写入方向选择电路
2701第1电流传感电路
2702第2电流传感电路

Claims (16)

1.一种存储单元阵列，其是以矩阵状配置有多个存储元件的交叉点型的存储单元阵列，
各个存储元件具备：
基板；
层叠在上述基板之上的多个第1电极、第2电极及第3电极；
电阻变化层，在上述多个第1电极与上述第2电极之间以岛状形成；以及
非导体层，形成在上述第2电极与上述第3电极之间；
上述电阻变化层由形成在上述多个第1电极侧的高浓度电阻变化层、以及形成在上述第2电极侧的低浓度电阻变化层构成，上述低浓度电阻变化层的氧浓度比上述高浓度电阻变化层的氧浓度低；
由上述第2电极、上述非导体层以及上述第3电极构成二极管；
上述第2电极、上述第3电极、上述电阻变化层以及上述非导体层以跨上述多个第1电极的方式构成；
由上述多个第1电极、上述电阻变化层以及上述第2电极构成与上述多个第1电极相同数量的多个电阻变化元件；
上述多个电阻变化元件的电阻值根据施加在上述第1电极与上述第2电极之间的电压而分别独立地变化。
2.如权利要求1所述的存储单元阵列，
上述各个存储元件还具备形成有存储单元孔的层间绝缘膜；
上述电阻变化层形成在上述存储单元孔内；
上述高浓度电阻变化层形成在上述存储单元孔的整个底面上。
3.如权利要求1或2所述的存储单元阵列，
还在上述多个第1电极的与形成有上述电阻变化层的一侧相反侧形成有第1布线；
构成上述第1布线的材料的电阻值比构成上述多个第1电极的材料的电阻值小。
4.如权利要求3所述的存储单元阵列，
上述第1电极是通过镀层法形成的电极。
5.如权利要求1或2所述的存储单元阵列，
还在上述第3电极的与形成有上述非导体层的一侧相反侧形成有第2布线；
在从垂直于上述基板的方向观察时，上述第3电极、上述非导体层以及上述第2布线的形状相同。
6.如权利要求1或2所述的存储单元阵列，
上述第3电极、上述第2电极以及上述多个第1电极在上述基板上从下到上依次形成。
7.如权利要求1所述的存储单元阵列，
上述多个第1电极由从白金Pt、钯Pd以及铱Ir中选择的某一种或它们的混合物构成。
8.如权利要求1所述的存储单元阵列，
上述高浓度电阻变化层及上述低浓度电阻变化层由钽、铪或锆的氧化物构成。
9.如权利要求1或2所述的存储单元阵列，
上述电阻变化层的俯视形状是长方形。
10.一种半导体存储装置，具备：
如权利要求1所述的存储单元阵列；
多个字线，沿着上述存储单元阵列的行方向形成；
多个位线，沿着上述存储单元阵列的列方向形成；
读出字线选择电路，与上述多个字线连接；
读出位线选择电路，与上述多个位线连接；以及
多个电流传感电路，与上述多个位线连接；
上述读出字线选择电路选择字线，以对读出对象的存储元件的上述第3电极施加第1电位；
上述读出位线选择电路选择多个位线，以对上述读出对象的存储元件中的上述多个第1电极分别同时施加同电位且与上述第1电位不同的第2电位；
上述多个电流传感电路分别检测流过被选择以施加上述第2电位的上述多个位线中的电流。
11.一种半导体存储装置，
具备多个第1布线、与上述多个第1布线立体交叉的多个第2布线、以及对应于上述多个第1布线与上述多个第2布线的立体交叉点而形成有多个存储元件的如权利要求1所述的存储单元阵列，
上述多个存储元件分别具备一个二极管和至少第1电阻变化元件及第2电阻变化元件；
上述第1电阻变化元件的一端与上述多个第1布线中的某一个连接；
上述第2电阻变化元件的一端与下述第1布线连接，该第1布线是与上述第1电阻变化元件所连接的上述第1布线相邻的第1布线；
上述二极管的一端与上述多个第2布线中的某一个连接；
上述二极管的另一端与上述第1电阻变化元件的另一端连接，并且与上述第2电阻变化元件的另一端连接。
12.一种存储单元阵列的制造方法，将多个存储元件以矩阵状配置而构成交叉点型的上述存储单元阵列，在各个存储元件的制造中，具有以下工序：
在基板之上形成多个第1电极；
形成达到上述多个第1电极的表面的高度的层间绝缘膜；
在上述多个第1电极及上述层间绝缘膜上形成层叠膜，该层叠膜由高浓度电阻变化膜、氧浓度比上述高浓度电阻变化膜低的低浓度电阻变化膜、第2电极膜、非导体膜以及第3电极膜构成；以及
通过对上述层叠膜进行构图，将高浓度电阻变化层、低浓度电阻变化层、第2电极、非导体层以及第3电极同时图案形成为跨上述多个第1电极的形状。
13.如权利要求12所述的存储单元阵列的制造方法，
在各个存储元件的制造中，
还具有在上述基板与上述多个第1电极之间形成铜布线的工序；
将上述多个第1电极通过非电解镀层法形成在上述铜布线上。
14.一种存储单元阵列的制造方法，将多个存储元件以矩阵状配置而构成交叉点型的上述存储单元阵列，在各个存储元件的制造中，具有以下工序：
在基板之上形成多个第1电极；
以覆盖上述多个第1电极的方式形成层间绝缘膜；
在上述层间绝缘膜的一部分区域中以使上述多个第1电极的表面露出的方式形成存储单元孔；
在上述存储单元孔内，将高浓度电阻变化膜、以及氧浓度比上述高浓度电阻变化膜低的低浓度电阻变化膜以跨上述多个第1电极的方式依次埋入；
通过将上述高浓度电阻变化膜及上述低浓度电阻变化膜除去而使没有形成上述存储单元孔的区域中的上述层间绝缘膜的表面露出，在上述存储单元孔内形成高浓度电阻变化层及低浓度电阻变化层；
在上述存储单元孔之上，形成由第2电极膜、非导体膜以及第3电极膜构成的层叠膜；以及
通过对上述层叠膜进行构图，将第2电极、非导体层以及第3电极同时图案形成为将上述存储单元孔的至少一部分覆盖的形状；
上述高浓度电阻变化层形成在上述存储单元孔的整个底面上。
15.如权利要求14所述的存储单元阵列的制造方法，
在各个存储元件的制造中，
还具有在上述基板与上述多个第1电极之间形成铜布线的工序；
将上述多个第1电极通过非电解镀层法形成在上述铜布线上。
16.一种半导体存储装置的读出方法，用于将写入到权利要求10所述的半导体存储装置的存储元件中的信息读出，
对读出对象的存储元件的上述第3电极施加第1电位；
对上述读出对象的存储元件中的上述多个第1电极分别同时施加同电位且与上述第1电位不同的第2电位；
分别检测流过与被施加了上述第2电位的上述多个第1电极连接的上述多个位线的电流，由此判别上述读出对象的存储元件中的多个电阻变化元件的电阻状态，将该读出对象的存储元件的信息读出。
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