CN103109325A

CN103109325A - β伏打设备及方法

Info

Publication number: CN103109325A
Application number: CN2010800617783A
Authority: CN
Inventors: 阿密特·拉尔; 史蒂文·田
Original assignee: Cornell University
Current assignee: Cornell University
Priority date: 2009-11-19
Filing date: 2010-11-19
Publication date: 2013-05-15
Anticipated expiration: 2030-11-19
Also published as: WO2011063228A2; US20120326164A1; WO2011063228A3; US8866152B2; CN103109325B

Abstract

示例性的削薄的β伏打器件，包括：厚度在约3到50微米之间的N+掺杂的碳化硅(SiC)基质；紧邻所述SiC基质的底部表面布置的导电层；紧邻所述SiC基质的顶部表面布置的N-掺杂的SiC外延层；紧邻所述N-掺杂的SiC外延层的顶部表面布置的P+掺杂的SiC外延层；紧邻所述P+掺杂的SiC外延层的顶部表面布置的欧姆导电层；以及紧邻所述欧姆导电层的顶部表面布置的放射性同位素层。所述放射性同位素层可以是⁶³Ni、¹⁴⁷Pm或³H。该器件可以并联或串联地堆叠。还公开了制造所述器件的方法。

Description

β伏打设备及方法

联邦资助的研究

本发明是在政府支持下、在由DARPA资助的项目ID号W31P4Q-04-1-R002和ND N66001-07-1-2019下作出的。美国政府对本发明享有一定的权利。

相关申请的交叉引用

本申请要求2009年11月19日提交的、序列号为No.61/262,672的美国临时专利申请的优先权，该美国临时专利申请的内容在此通过整体引用而被并入。

发明背景

1.本发明的技术领域

本发明的实施例总体上涉及β伏打(betavoltaic)领域，具体地说，涉及半导体β伏打设备及其制造方法和应用，更具体地说，涉及碳化硅(SiC)β伏打设备及其制造方法和应用。

2.背景技术

β伏打电池由半导体二极管构成，该半导体二极管暴露于从发射β射线的放射性同位素薄膜所发出的电子。这些电子穿透半导体材料，并通过不同的离子化过程生成电子-空穴对，它们在内部形成的耗散层电场上被收集，导致具有净功率的电流输出。由于电子在只有几微米的小的吸收深度内被吸收，要求被暴露的半导体有足够大的表面积，同时保持高的收集效率，以实现高的输出电能量密度。

由于具有1-10mJ/cc的非常高的能量密度(与传统的电化学和碳氢化合物燃料的1-20kJ/cc能量密度相比)和1-100年的长的半衰期，放射性同位素燃料电池对于需要紧凑的、长寿命电源的应用，诸如遥感和植入装置，是理想的。此外，低能β发射物(⁶³Ni,¹⁴⁷Pm,³H等)没有或很少有安全问题，在过去，由钷(Promethium)-147供电的β伏打电池已被植入到人体内，用于给心脏起搏器供电。

为了得到紧凑的放射性同位素电池，器件的功率密度应当尽可能高。β伏打电池的功率输出密度可被表示如下：

P_输出=P_燃料FFF_η燃料ηβ (1)

其中P_燃料是燃料功率密度，FFF是燃料填充因子(放射性同位素燃料的体积百分数)，η_燃料是放射性同位素薄膜发射效率，ηβ是β伏打转换效率。P_燃料和η_燃料由放射性同位素材料决定。诸如¹³⁷Cs和⁹⁰Sr那样的较高能量β发射放射性同位素由于它们的高能量，具有较高的燃料功率密度，但由于这些燃料发射非常高的电子和很大的X射线通量，封装体积显著增加，因为需要屏蔽，这减小了电池的总的功率密度。⁶³Ni发射具有17.3keV的平均动能的粒子，其在大多数固体中的穿透深度小于10μm。其结果是，由⁶³Ni薄膜供能的器件例如可以通过毫米或者甚至微尺度的屏蔽被安全地布置。

以前已经报告了通过形成图样以及对其有源器件层进行蚀刻来改进β伏打电池的FFF的不同技术；然而，在所有报告的案例中，由于在蚀刻过程中对半导体材料的损坏，漏电流显著增加。因此，实验报告显示出非常低的转换效率，在迄今为止制作的实际器件中，很少或者没有看到总的功率密度的改进。

商业上可获得的半导体(包括但不限于SiC和Si)晶片的厚度的典型的范围是从约150μm到500μm，其中仅仅顶部约20μm是用于β伏打电池的活性工作区域。因此，常规的扁平β伏打电池可能浪费超过它们体积的90%。此外，在扁平器件中，从基质辐射出的全部电子的50%被浪费掉了。

发明人认识到能够克服上述缺点和不利因素以及技术上已知的其它缺点的β伏打器件及相关制造方法的优点和好处。

概述

本发明的一个一般性实施例涉及一种“非常薄的”β伏打电池，其具有顶部和底部金属化。在一个示例性方面，为了使效率最大化，SiC晶片被削薄到可与电子吸收深度相比的厚度。然而，应当指出的是，能够维持耗散层的任何半导体材料(包括但不限于Si、GaN、InN、BN)均可被用作削薄的β伏打器件的基质材料。所实现的构造允许放射性同位素以平坦的方式被集成。根据一个方面，多个非常薄的β伏打电池可以并联或者串联地级联，以生成较高的电压和功率密度，这样，一旦被级联，就有可能得到非常高的燃料填充效率。

根据一个示例性实施例，β伏打器件包括：N+掺杂的碳化硅(SiC)基质，该SiC基质具有顶部表面和底部表面，顶部表面与底部表面之间的厚度为t_N+，其中t_N+等于或小于100微米(μm)；紧邻所述SiC基质的底部表面布置的导电层；紧邻所述SiC基质的顶部表面布置的、具有顶部表面的N-掺杂的SiC外延层；紧邻所述N-掺杂的SiC外延层的顶部表面布置的、具有顶部表面的P+掺杂的SiC外延层；紧邻所述P+掺杂的SiC外延层的顶部表面布置的、具有顶部表面的欧姆导电层；以及紧邻所述欧姆导电层的顶部表面布置的放射性同位素层。根据各个非限制的方面，放射性同位素层可以是⁶³Ni、¹⁴⁷Pm或³H,，并且其厚度等于或小于放射性同位素的自吸收厚度(例如，对于⁶³Ni约为2-3μm)。在一个方面，所述P+掺杂的SiC外延层具有等于或大于10¹⁹/cm³的掺杂浓度，以及等于或小于约250nm的厚度。在一个方面，所述N-掺杂的SiC外延层具有等于或小于约4.6E14/cm³的掺杂浓度，以及等于或小于电子-空穴对的扩散长度与入射电子的穿透深度之中较小者的厚度。在各个方面，削薄后的N+掺杂碳化硅(SiC)基质具有约2到50μm之间的厚度，更具体地说，具有约2到30μm之间的厚度(受当前晶片削薄技术的限制)。可以对芯片(dies)进行蚀刻，以生成各个器件。

本发明的另一个实施例涉及电串联堆叠的β伏打器件。串联堆叠的器件包括至少两个如上所述的β伏打器件，正电极被连接到堆的顶部或底部，负电极被连接到堆的底部或顶部。根据一个方面，低熔解温度导电粘接材料层，如金属层，例如被布置在一个β伏打器件的导电层与另一个β伏打器件的放射性同位素层之间。当该器件在粘接层的熔解温度下在真空中被退火时，所述层将回流，并把堆叠的器件保持或接合到一起。在一个非限制性的示例性方面，粘接层是具有约50nm的预退火厚度的铝。

本发明的另一个实施例涉及电并联堆叠的β伏打器件。并联堆叠的器件包括至少两个如上所述的β伏打器件，它们以相对面对的关系被布置成并联堆叠，正电极被布置在堆的一侧，并连接到堆中的导电层，负电极被布置在堆的另一侧，并连接到堆的欧姆导电层。正如在串联堆叠实施例中那样，并联堆叠的器件可包括低熔解温度导电粘接层，其被布置在第一β伏打器件的导电层与第二β伏打器件的放射性同位素层之间，并与第一β伏打器件的导电层和第二β伏打器件的放射性同位素层相接触。

本发明的一个一般性实施例涉及用于制作非常薄的β伏打电池的工艺，另外还涉及用于级联两个或更多个非常薄的β伏打电池的工艺，导致生成更高的电压和功率密度的电池。

根据一个示例性实施例，用于制作β伏打器件的方法包括以下步骤：提供具有比约150μm更大的厚度的N+掺杂的SiC基质；在所述基质的顶部表面上提供N-掺杂的SiC外延层；在所述N-掺杂的SiC外延层的顶部表面上提供P+掺杂的SiC外延层；在所述P+掺杂的SiC外延层的顶部表面上提供欧姆导电层；从所述基质的底部表面开始，将所述基质削薄到小于约100μm的厚度；在削薄的基质的底部表面上提供导电层；使该器件适当地退火；并在所述欧姆导电层的顶部表面上提供放射性同位素层。随后也可以把外部电极连接到所述器件。也可以对所述器件进行蚀刻，以提供各个器件的隔离。在各个方面，更具体的工艺限制遵循以上对β伏打器件实施例所概述的结构参数。

在随后的详细说明中将具体描述本发明的另外的特征和优点，本领域技术人员根据这些说明，包括随后的详细说明、权利要求书、以及附图，或者通过像这里所描述那样来实施本发明，将容易明白或者认识到这些特征和优点。

应当理解的是，上面的一般性描述和下面详细说明仅仅是本发明的示例，这些说明意图提供对于了解要求保护的本发明的特性和特征的概况或框架。所包括的附图用于提供对本发明的进一步理解，并且被结合到本说明书中，构成了本说明书的一部分。附图示出了本发明的不同实施例，与说明书一起用来解释本发明的原理和操作。

附图的简要说明

图1示出了根据本发明的一个实施例的β伏打器件；

图2示出了根据本发明的一个实施例的β伏打器件制造工艺的图示；

图3示出了在⁶³Ni电子辐射下常规厚度SiC β伏打的测得的IV特性的图示；

图4示出了对于常规厚度器件在不同输入电子能量下测得的转换效率的图示；

图5示出了对于常规厚度器件在不同输入电子能量下测得的电子-空穴对乘法因子的图示；

图6示出了根据本发明的一个示例性实施例在⁶³Ni电子辐射下削薄的50μm厚的SiC β伏打的测得的IV特性的图示；

图7示意地示出了根据本发明的一个示例性实施例的电并联堆叠β伏打器件；以及

图8示意地示出了根据本发明的一个示例性实施例的电串联堆叠β伏打器件。

本发明的示例性实施例的详细说明

现在详细参照本发明的当前示例性实施例，这些实施例的非限制性的例子在附图中示出。只要有可能，通篇附图中相同的附图标记均被用来表示相同或相似的部分。

图1示意地示出了根据本发明的一个非限制的示例性实施例的β伏打器件100。该β伏打器件100包括N+掺杂的碳化硅(SiC)基质100，该基质具有顶部表面103和底部表面105。该器件100还包括紧邻所述SiC基质的顶部表面103布置的、具有顶部表面107的N-掺杂的SiC外延层104；紧邻所述N-掺杂的SiC外延层的顶部表面10布置的、具有顶部表面109的P+掺杂的SiC外延层106；紧邻所述P+掺杂的SiC外延层的顶部表面109布置的、具有顶部表面111的铝/钛欧姆导电层108；紧邻所述SiC基质102的底部表面105布置的导电层110；以及紧邻所述欧姆导电层的顶部表面111布置的⁶³Ni放射性同位素层112。

SiCβ伏打器件的不同层的描述

N+掺杂的SiC基质102

当其它层的总厚度非常薄时，SiC基质层102提供结构支撑。它也用来提供与它所接触的金属化层的良好的欧姆接触。商业上可获得的起始N+掺杂的SiC基质(典型地约为150到500微米厚)的缺陷质量很低。高掺杂提供了与二极管串联时的低电阻，但并非因为它的扩散特性而被使用。SiC基质层102的厚度有利地可以是在几微米(例如2-3微米)到小于约100微米之间。在一个特定的示例性方面，SiC基质可以是约50微米或者更小，在另一个特定的示例性方面，SiC基质可以是约30微米或更小。SiC基质可通过将晶片结合到蜡封装中而被抛光。

N-掺杂的外延层104

耗散区域的宽度与掺杂的平方根成反比：

l_{n} = \sqrt{\frac{{2 ϵ}_{s}}{q} \frac{φ_{0} N_{a}}{N_{d} (N_{a} + N_{d})}}

其中l_n是在N-掺杂层中的耗散宽度，ε_s是半导体介电常数，

是内建电势，q是基本电荷，N_a、N_d分别是在P-掺杂区域和N-掺杂区域内的掺杂水平。希望有更宽的耗散区域，因为在耗散区域内产生的电子-空穴对被充分利用，以用于功率生成，这是由于器件电场将电子-空穴对扫散到两侧。层104内的掺杂被选择为低的(4.6×10¹⁴/cm³)。低掺杂导致更长的扩散长度，因而电子和空穴可以行进得更远，而没有重新组合。该层的薄膜厚度由电子-空穴对的扩散长度和入射电子的穿透深度之中较小的那个所决定。如果薄膜厚度大于电子穿透深度，则在额外的厚度中不会生成电子-空穴对。如果薄膜厚度大于电子-空穴对的扩散长度，即使在额外的厚度中有电子-空穴对生成，它们也不能扩散到耗散区域中，为功率生成作出贡献。对于4.6×10¹⁴/cm³的掺杂浓度，电子和空穴的扩散长度超过40微米，因此薄膜厚度将由入射电子穿透深度所限制。例如，对于⁶³Ni，穿透深度小于3um，而来自¹⁴⁷Pm的电子平均能够穿透20um。由于在需要更厚的N-掺杂外延层薄膜方面的开销，在这个层中的额外厚度将造成更高的串联器件电阻和更高的开销。

P+掺杂的SiC外延层106

该层被重度掺杂(10¹⁹/cm³)，以生成用于β伏打器件的P+-N结。通过使用在生长过程中添加的铝掺杂剂的种子升华生长过程而生长外延层。与诸如硼和镓那样的受体相比，铝具有较低的离子化能量。重度掺杂也改善了与金属化层的欧姆接触。当电子穿过该层时，生成电子-空穴对。然而，由于它的高掺杂，电子和空穴的扩散长度非常短；同时具有极小的扩散宽度，在该层中生成的大多数电子-空穴对快速地重新组合，而不会对β伏打功率生成作出贡献。因此，该层应当尽可能薄，同时提供高质量的p-n结。在原型器件中，层106为250nm厚。

欧姆导电层108

欧姆导电层108提供在P+掺杂的SiC外延层与外部电极之间的欧姆电连接。由于电子需要消耗能量来穿过该层，该层应当尽可能薄，同时提供良好的电连接。在一个示例性方面，层108是铝/钛。为了在我们的原型器件中实现低电阻的欧姆接触，具有90wt%的铝和10wt%的钛的薄膜被布置在P+掺杂的SiC外延层上，并在1000°C下被退火。薄膜厚度为250nm。Al/Ti层可以用本领域中可理解的其它适当的金属化层来替代。

底部金属化层110

底部金属化层110提供与β伏打器件的N-掺杂区域的电接触。该层的厚度可以有利地高达1微米，使得它可以提供良好的电接触而不用向器件添加过多的死体积(dead volume)。在我们的原型器件中，底部金属化层110被选为镍，因为镍形成与N-掺杂的SiC基质的良好的欧姆接触。

放射性同位素层112

诸如⁶³Ni、¹⁴⁷Pm和³H那样的放射性同位素例如可以作为薄膜被布置，以提供用于器件的电子源。放射性同位素薄膜层112的最大厚度由该放射性同位素的自吸收厚度所决定。如果薄膜厚度比自吸收厚度厚，则从额外厚度发射的电子将被薄膜本身所吸收，并作为热量而被浪费。例如，对于⁶³Ni，自吸收厚度在SiC中大约为2微米，这是根据蒙特卡罗模拟所计算出的。放射性同位素层有利地在所有位置处与欧姆导电层直接接触，并且可以与二极管层部分接触。

图2示意地示出了根据本发明的一个示例性实施例的、用于制作β伏打器件100的工艺步骤132-142。获得商业上可获得的N+掺杂的SiC基质102。由于SiC晶片基质对于作为活性器件层有太多缺陷，在作为活性器件层的基质的顶部表面103上生长19μm厚的N-掺杂(4.6×10¹⁴/cm³)SiC外延层104，随后生长0.25μm厚的P+掺杂(10¹⁹/cm³)SiC外延层106，如步骤132所示。N-掺杂层104被设计成足够厚，以便收集大多数放射性电子。P+掺杂层106比N-掺杂层具有高得多的掺杂水平，以便在耗散区域上产生大的电压。

在步骤134，Al/Ti金属欧姆导电层108被布置在P+掺杂的SiC外延层的顶部表面上，并被退火(快速热退火)。

如在步骤136中所示，N+掺杂的SiC基质102从它的底部表面开始被削薄到小于约100μm的厚度t_N+。在我们的原型器件/工艺中，基质102从280μm的初始厚度被削薄到50μm。削薄到30μm或更小可能是有利的，但受限于约3到50μm范围内的以物理方式削薄基质的能力。

在步骤138，镍导电层110被布置在削薄后的基质的底部表面上，并被适当地退火。

在步骤140，器件被蚀刻，以限定各个器件的区域。

在步骤142，薄膜⁶³Ni放射性同位素层112被布置在欧姆导电层108的顶部表面上。

测试和性能

首先在来自⁶³Ni源的电子辐射下测量常规厚度的SiCβ伏打的能量转换特性，该⁶³Ni源具有1.5mCi/cm²的放射性。具有1mm×1mm面积的器件的I-V曲线在图3中绘出。在来自⁶³Ni源的电子辐射下，该器件在1.9V开路电压下具有300pA的短路电流。得到22.3%的超高转换效率(341nW的输出功率相对于1.76V下1.53nW的输入功率)，这几乎是在Chandrashekhar,M.V.S.,Thomas,C.I.,Li,H.,Spencer,M.G,Lal,A.,Demonstration of a 4H SiCbetavoltaic cell,Applied Physics Letters,91,n 5,2007,p 053511中所报告的先前最好结果的四倍。

在扫描电子显微镜中通过用在高达30kV(SEM极限)下加速的20pA-2nA电子束(对应于~3mCi到~300mCi的放射性)照射，进一步描述了β伏打器件的特征。该器件的转换效率在低电子能量下是低的，如图4所示。这是由于电子穿过重度P掺杂的SiC碳化物层造成的能量损失，其中由入射电子生成的电子-空穴对被快速地重新组合。随着电子能量增大和更多的电子到达耗散区域，在P掺杂的SiC中没有电子-空穴对生成，所吸收的能量百分比减小。因此转换效率增加。直至它达到对于β伏打器件而言的最大效率为止，该最大效率为23.6%。如果在SiC中的电子穿透深度大于在低N-掺杂外延层中电子-空穴扩散长度，则电子能量的进一步增大可能导致总的转换效率减小。

电子-空穴对(EHP)乘法因子(每个输入电子生成的EHP数)在图5中绘出。在高能量下的接近直线表示该器件可以在甚至更高的输入电子能量(>30keV)下以相同的效率工作。所以，具有较高的平均电子能量(62keV)和较高功率密度(2.05W/cc，与⁶³Ni的~13.4mW/cc相比)的¹⁴⁷Pm可以被用作放射性同位素源，从而进一步增加β伏打电池的功率密度。

为了展示根据所实现的本发明的从底部削薄的β伏打器件，一个1cm×1cm、280μm厚的SiCβ伏打芯片从基质的背面被削薄到50μm。削薄后的原型给出了对该器件的FFF的大于四倍的改善。

该器件的厚度被进一步削薄到30μm(由当前可获得的SiC晶片削薄技术所限制)，这将提供8倍的FFF改善。削薄后的SiCβ伏打在⁶³Ni辐射下进行测试，达到11.2%的转换效率，如图6所示。降低的效率是由于在晶片削薄过程中对于P+掺杂外延层缺乏保护。对外延层的损坏导致较高的漏电流，这降低了开路电压和转换效率。利用载体晶片在晶片削薄过程中保护外延层，预期对于削薄的SiCβ伏打在⁶³Ni辐射下有22.3%的转换效率。我们的原型器件达到170%的功率密度增加。

图7示意地示出了根据本发明的一个示例性实施例的电并联堆叠β伏打器件700。并联堆叠β伏打器件700由以相对面对的关系放置在并联堆中的至少两个β伏打器件100-1、100-2组成。正电极705被布置在堆的一侧，并连接到堆中的导电层，负电极709被布置在堆的另一侧，并连接到堆中的欧姆导电层。在一个示例性方面，粘接层711被布置在中间，并接触第一β伏打器件100-1的导电层和第二β伏打器件100-2的放射性同位素层。粘接层可以是低熔解温度金属的薄层(例如~50nm)，如退火后沉积的铝。该器件随后被堆叠、夹紧并在真空中在粘接金属的熔解温度(例如，对于Al为660°C)下退火。粘接金属层将回流，并把各个层保持在一起。金属电极705、709随后被连接到堆的顶部和底部，以供功率输出。

图8示意地示出了根据本发明的一个示例性实施例的电串联堆叠β伏打器件800。串联堆叠β伏打器件800由放置在串联堆中的至少两个β伏打器件100-1、100-2组成。正电极805被连接到堆的顶部或底部，负电极809被连接到堆的底部或顶部。在一个示例性方面，粘接层811被布置在中间，并接触第一β伏打器件100-1的导电层和第二β伏打器件100-2的放射性同位素层。粘接层可以是低熔解温度金属的薄层(例如~50nm)，如退火后沉积的铝。该器件随后被堆叠、夹紧并在真空中在粘接金属的熔解温度(例如，对于Al为6600C)下退火。粘接金属层将回流，并把各个层保持在一起。

表1示出了对于所列的各种器件参数的功率密度值。

表1

尽管本发明的示例性实施例和各个方面是针对SiC描述的，但本领域技术人员可以使用能够维持耗散区域的任何半导体材料，包括适当调节掺杂浓度而制作根据所实现的本发明的β伏打器件。

所有的参考文献，包括这里引述的出版物、专利申请和专利，通过整体引用而在此并入，正如每个文献被单独和具体地表明通过参考而被并入以及在这里被整体地阐述一样。

在描述本发明的上下文中(尤其是在后面的权利要求书的上下文中)，术语“一”和“一个”以及“该”的使用应当被理解为覆盖单数和多数，除非这里另外表明或由上下文明确否定。术语“包括”、“具有”和“包含”应当被理解为开放式术语(即表示“包括但不限于”)，除非另外指出。术语“连接”应当被理解为部分或全部被包含在、附着到、或结合在一起，即使有某些物体介入。

这里数值范围的引述仅仅意图作为分别涉及落入到该范围内的每个单独数值的简洁方式，除非这里另外指明，每个单独数值被结合到说明书中，就好像它在这里被单独引述一样。

这里描述的所有方法可以以任何适当的次序执行，除非这里另外表明或者由上下文明确否定。这里提供的任何以及所有的例子或示例性语言(例如，“诸如”)的使用仅意图更好地说明本发明的实施例，而不是对本发明的范围加以限制，除非另外要求。

本说明书中的语言不应被理解为表示任何未要求保护的要素对于实施本发明来说是必不可少的。

本领域技术人员将很清楚，对本发明可以作出各种修改和改变而不背离本发明的主旨和范围。并不意图将本发明限制在所公开的特定形式，相反，本发明意图覆盖在所附权利要求书中所限定的、落入到本发明的主旨和范围内的所有的修改、替代方案和等价物。因此，意图使本发明覆盖本发明的修改和改变，只要它们落入到所附权利要求书及其等价物的范围内。

Claims

1.一种β伏打器件，包括：

N+掺杂的半导体基质，该半导体基质具有顶部表面和底部表面，在顶部表面与底部表面之间的厚度为t_N+，其中t_N+等于或小于100微米(μm)；

紧邻所述基质的底部表面布置的导电层；

紧邻所述基质的顶部表面布置的、具有顶部表面的N-掺杂的外延层；

紧邻所述N-掺杂的外延层的顶部表面布置的、具有顶部表面的P+掺杂的外延层；

紧邻所述P+掺杂的外延层的顶部表面布置的、具有顶部表面的欧姆导电层；以及

紧邻所述欧姆导电层的顶部表面布置的放射性同位素层。

2.权利要求1的β伏打器件，其中所述N+掺杂的半导体基质是碳化硅(SiC)。

3.权利要求1的β伏打器件，其中所述放射性同位素层、第二个导电层、P+掺杂的外延层、N-掺杂的外延层、以及N+掺杂的基质中的至少一部分的相重合区域被蚀刻，从而提供包含共同的N+掺杂基质和第一个导电层在内的多个器件。

4.权利要求1的β伏打器件，其中所述放射性同位素层是⁶³Ni。

5.权利要求1的β伏打器件，其中所述放射性同位素层是¹⁴⁷Pm。

6.权利要求1的β伏打器件，其中所述放射性同位素层是³H。

7.权利要求1的β伏打器件，其中所述放射性同位素层具有厚度t_Rad，其中t_Rad等于或小于该放射性同位素的自吸收厚度。

8.权利要求4的β伏打器件，其中所述放射性同位素层具有厚度t_Rad，其中t_Rad等于或小于约2微米。

9.权利要求2的β伏打器件，其中所述欧姆导电层是具有厚度t_ohm的铝/钛层，其中t_ohm等于约250纳米(nm)。

10.权利要求9的β伏打器件，其中所述铝/钛层为90wt.%的Al和10wt.%的Ti。

11.权利要求2的β伏打器件，其中所述P+掺杂的外延层具有等于或大于10¹⁹/cm³的掺杂浓度。

12.权利要求2的β伏打器件，其中所述P+掺杂的外延层具有厚度t_P+，其中t_P+等于或小于250nm。

13.权利要求2的β伏打器件，其中所述N-掺杂的外延层具有等于或小于4.6E14/cm³的掺杂浓度。

14.权利要求1的β伏打器件，其中所述N-掺杂的外延层具有厚度t_N-，其中t_N-等于或小于电子-空穴对的扩散长度和入射电子的穿透深度之中的较小者。

15.权利要求14的β伏打器件，其中所述放射性同位素层是⁶³Ni，并且其中t_N-小于3μm。

16.权利要求14的β伏打器件，其中所述放射性同位素层是¹⁴⁷Pm，并且其中t_N-等于或小于20μm。

17.权利要求1的β伏打器件，其中2<t_N+<50μm。

18.权利要求17的β伏打器件，其中30<t_N-<50μm。

19.权利要求1的β伏打器件，其中所述导电层具有厚度t_ec，其中t_ec等于或小于1μm。

20.权利要求2的β伏打器件，其中所述导电层为镍。

21.一种β伏打器件，包括：

至少第一和第二个根据权利要求1的β伏打器件，其中所述至少第一和第二个β伏打器件被布置成串联堆；以及

正电极连接到堆的顶部和底部之一，负电极连接到堆的底部和顶部之一。

22.权利要求21的β伏打器件，其中N+掺杂的半导体基质是碳化硅(SiC)。

23.权利要求21的β伏打器件，还包括粘接层，该粘接层被部置在中间，并接触第一β伏打器件的导电层和第二β伏打器件的放射性同位素层。

24.权利要求23的β伏打器件，其中所述粘接层是金属。

25.权利要求24的β伏打器件，其中所述粘接层是铝。

26.权利要求25的β伏打器件，其中铝粘接层具有约50nm的预退火厚度。

27.一种β伏打器件，包括：

至少第一和第二个根据权利要求1的β伏打器件，其中所述至少第一和第二个β伏打器件以相对面对的关系被布置成并联堆；以及

正电极被布置在堆的一侧，并连接到堆中的导电层，负电极被布置在堆的另一侧，并连接到堆的欧姆导电层。

28.权利要求27的β伏打器件，其中N+掺杂的半导体基质是碳化硅(SiC)。

29.权利要求27的β伏打器件，还包括粘接层，该粘接层被部置在中间，并接触第一β伏打器件的导电层和第二β伏打器件的放射性同位素层。

30.权利要求29的β伏打器件，其中所述粘接层是金属。

31.权利要求30的β伏打器件，其中所述粘接层是铝。

32.权利要求31的β伏打器件，其中铝粘接层具有约50nm的预退火厚度。

33.一种用于制作β伏打器件的方法，包括：

提供厚度大于约100μm的N+掺杂的基质，

在所述基质的顶部表面上提供N-掺杂的外延层；

在所述N-掺杂的外延层的顶部表面上提供P+掺杂的外延层；

在所述P+掺杂的外延层的顶部表面上提供欧姆导电层；

从所述基质的底部表面开始将基质削薄到小于100μm的厚度t_N+；

在削薄后的基质的底部表面上提供导电层；

将该器件适当地退火；以及

在所述欧姆导电层的顶部表面上提供放射性同位素层。

34.权利要求33的方法，其中提供N+掺杂的半导体基质的步骤还包括提供N+掺杂的碳化硅(SiC)基质。

35.权利要求33的方法，还包括提供用于该器件的外部电极。

36.权利要求33的方法，还包括对该器件进行蚀刻，以提供各个器件的隔离。

37.权利要求33的方法，其中提供放射性同位素层的步骤还包括提供由⁶³Ni、¹⁴⁷Pm和³H中的至少一种所构成的层。

38.权利要求33的方法，其中提供放射性同位素层的步骤还包括提供具有厚度t_rad的层，该厚度t_rad等于或小于该放射性同位素的自吸收厚度。

39.权利要求33的方法，其中提供欧姆导电层的步骤包括提供适当的金属化层。

40.权利要求34的方法，其中提供P+掺杂的外延层的步骤还包括提供具有等于或大于10¹⁹/cm³的掺杂浓度的层。

41.权利要求40的方法，还包括提供具有等于或小于约250nm的厚度的P+掺杂的外延层。

42.权利要求34的方法，其中提供N-掺杂的外延层的步骤还包括提供具有等于或小于4.6E14/cm³的掺杂浓度的层。

43.权利要求42的方法，还包括提供具有厚度t_N-的N-掺杂外延层，该厚度t_N-等于或小于电子-空穴对的扩散长度和入射电子的穿透深度之中的较小者。

44.权利要求33的方法，其中削薄基质的步骤还包括将基质削薄到约3到50μm之间的厚度t_N+。

45.权利要求33的方法，其中削薄基质的步骤还包括将基质削薄到约3到30μm之间的厚度t_N+。

46.权利要求33的方法，其中提供欧姆导电层的步骤还包括提供具有等于或小于1μm的厚度的导电层。

47.权利要求34的方法，还包括提供镍层。

48.一种制作串联型β伏打器件的方法，包括：

提供至少第一和第二个根据权利要求1的β伏打器件；

在第一个β伏打器件的导电层和第二个β伏打器件的放射性同位素层中间提供连接层，该连接层接触第一个β伏打器件的导电层和第二个β伏打器件的放射性同位素层；

将所述至少第一和第二个β伏打器件以及中间的连接层串联堆叠；

在等于或高于所述连接层的熔解温度的温度下对所述器件进行退火；以及

分别在相对的表面上提供该器件的正电极和负电极。

49.权利要求48的方法，其中提供N+掺杂的半导体基质的步骤还包括提供N+掺杂的碳化硅(SiC)基质。

50.一种制作并联型β伏打器件的方法，包括：

以相对面对的关系提供至少第一和第二个根据权利要求1的β伏打器件；

将所述至少第一和第二个β伏打器件以及中间的连接层并联堆叠；

在堆的一侧提供正电极，该正电极连接到堆中的导电层，并在堆的另一侧提供负电极，负电极连接到堆的欧姆导电层。

51.权利要求50的方法，其中提供N+掺杂的半导体基质的步骤还包括提供N+掺杂的碳化硅(SiC)基质。