CN103094196B - 互连结构及其制造方法 - Google Patents
互连结构及其制造方法 Download PDFInfo
- Publication number
- CN103094196B CN103094196B CN201110342110.2A CN201110342110A CN103094196B CN 103094196 B CN103094196 B CN 103094196B CN 201110342110 A CN201110342110 A CN 201110342110A CN 103094196 B CN103094196 B CN 103094196B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- low
- copper
- manufacture method
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种互连结构及其制造方法,先在所述层间介质层中刻蚀通孔,然后在通孔中铜电镀完成后去掉层间介质层再沉积所述第二低K介质层,避免了现有技术中通孔刻蚀时造成的两侧低k介质损伤,以及堆叠偏差造成过刻蚀情况下的通孔下方金属布线侧边的低k介质损伤,所述金属阻挡层在铜电镀时起电极作用,使得铜沿通孔底部竖直向上生长,可以避免铜填充空隙,获得较好的铜填充性能,提高了器件的可靠性和性能。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种互连结构及其制造方法。
背景技术
后段(BEOL,backendofthelinetechnology)工艺是指有源器件(如晶体管)与金属连线互连时的芯片制造阶段。“Cu+双镶嵌工艺(DD,dualdamascenesprocess)+低k”是在90nm及其以下节点的半导体工艺中采用较多的多层互连技术,该技术使用Cu取代传统的Al,可大幅度地减少连线电阻;使用低k介质(指介电常数较低<3.2)的材料取代传统的SiO2作为层间绝缘,可在不降低布线密度的条件下,有效地减小互连电容值及RC延迟,使芯片工作速度加快、功耗降低。
多层互连技术通常提供多层互连结构,其中多个互连层相互堆叠(overlay),并且低k层间绝缘膜置于其间,用于连接半导体器件。特别是利用双镶嵌(DualDamascene,DD)工艺形成的多层互连结构,如图1A所示,其预先在低k层间绝缘膜101中形成沟槽(trench)102和通孔(via)103,然后用Cu填充所述沟槽102和通孔103。在采用等离子体刻蚀层间绝缘膜形成暴露下层金属100a的通孔时,会在沟槽102和通孔103侧壁产生低k层间绝缘膜损伤101a,同时由于堆叠偏差(overlayshift)导致过刻蚀情况下,下层金属100a的两侧的下层低k绝缘膜100被刻蚀,造成漏电和寄生电容等问题,降低了器件的可靠性和性能。此外,如图1B所示,在CuECP(铜电镀)步骤中,通过侧向生长工艺向通孔103中填充Cu时,容易出现Cu填充空隙104,进而增加器件的电阻以及出现诸如电迁移失败(EM)等其他不利影响,而电迁移失败可能会导致金属连线断开。
发明内容
本发明的目的在于提供一种互连结构及其制造方法,能避免通孔刻蚀时其两侧的低k介质损伤,以及堆叠偏差造成过刻蚀情况下的通孔下方金属布线侧边的低k介质损伤,提高器件的可靠性和性能。
为解决上述问题,本发明提出一种互连结构的制造方法,包括如下步骤:
提供半导体衬底,所述半导体衬底自下而上依次包括第一低K介质层以及金属阻挡层,所述第一低K介质层中形成有金属布线;
在所述金属阻挡层上依次形成层间介质层和掩膜层;
以所述掩膜层为掩膜,刻蚀所述层间介质层形成通孔;
移除所述掩膜层,并对所述通孔进行铜电镀并进行化学机械研磨使其平坦化,形成填满所述通孔的铜填充;
移除所述层间介质层以及所述铜填充两侧的金属阻挡层,并对暴露出来的铜填充进行表面处理;
在所述第一低K介质层上沉积第二低K介质层,并化学机械平坦化所述第二低K介质层以暴露出所述铜填充顶部;
在所述第二低K介质层和所述铜填充上方形成覆盖层。
进一步的,所述金属阻挡层包括TiN、Ti、TaN、Ta及Al的一种或多种。
进一步的,所述第一低K介质层包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
进一步的,所述层间介质层包括金属铝、未掺杂的二氧化硅、非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
进一步的,所述掩膜层为金属硬掩膜层或有机材料掩膜层。
进一步的,所述金属硬掩膜层为TiN或TaN。
进一步的,所述通孔与所述金属布线完全对准或具有一定的堆叠偏差。
进一步的,在以所述掩膜层为掩膜,刻蚀所述层间介质层形成通孔的步骤中还包括:过刻蚀掉部分金属阻挡层。
进一步的,在对所述通孔进行铜电镀之前,先通过物理气相沉积工艺在所述通孔的外表面形成阻挡籽晶层。
进一步的,对暴露出来的铜进行表面处理时,还包括:在所述铜填充形成表面钝化层。
进一步的,在形成所述铜填充之后进行热处理。
进一步的,所述表面钝化层包括TiN、Ti、TaN、Ta及Al的一种或多种
进一步的,在所述第一低K介质层上沉积第二低K介质层之前,在所述第二低K介质层上沉积内阻挡层。
进一步的,所述内阻挡层包括二氧化硅、氮氧化硅、碳化硅、碳氮化硅的一种或几种。
进一步的,所述第二低K介质层包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
相应的,本发明还提供一种应用上述的互连结构的制造方法获得的互连结构,包括:
第一低K介质层,所述第一低K介质层中形成有金属布线;
第二低K介质层,位于所述第一低K介质层上方;
通孔,贯穿所述第二低K介质层;
金属阻挡层,填充于所述通孔底部;
铜填充,填充在所述通孔内且位于所述金属阻挡层上方,所述铜填充侧表面通过表面处理形成有表面钝化层;
覆盖层,位于所述第二低K介质层以及所述铜填充上方。
与现有技术相比,本发明所提供的互连结构及其制造方法,先在所述层间介质层中刻蚀通孔,然后在通孔中铜电镀完成后去掉层间介质层再沉积所述第二低K介质层,避免了现有技术中通孔刻蚀时造成的两侧低k介质损伤,以及堆叠偏差造成过刻蚀情况下的通孔下方金属布线侧边的低k介质损伤,所述金属阻挡层在铜电镀时起电极作用,使得铜沿通孔底部竖直向上生长,可以避免铜填充空隙,获得较好的铜填充性能,提高了器件的可靠性和性能。
附图说明
图1A至1B是现有技术的互连结构的剖面示意图;
图2是本发明一实施例的互连结构制造方法的流程图;
图3A至3H是本发明一实施例的互连结构制造方法中各步骤对应的器件的剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的互连结构及其制造方法作进一步详细说明。
如图2所示,本发明提出一种互连结构的制造方法,包括如下步骤:
S1,提供半导体衬底,所述半导体衬底自下而上依次包括第一低K介质层以及金属阻挡层,所述第一低K介质层中形成有金属布线;
S2,在所述金属阻挡层上依次形成层间介质层和掩膜层;
S3,以所述掩膜层为掩膜,刻蚀所述层间介质层形成通孔;
S4,移除所述掩膜层,并对所述通孔进行铜电镀并进行化学机械研磨使其平坦化,形成填满所述通孔的铜填充;
S5,移除所述层间介质层以及所述铜填充两侧的金属阻挡层,并对暴露出来的铜填充进行表面处理;
S6,在所述第一低K介质层上沉积第二低K介质层,并化学机械平坦化所述第二低K介质层以暴露出所述铜填充顶部;
S7,在所述第二低K介质层和所述铜填充上方形成覆盖层。
下面结合附图2中的步骤S1至S7和附图3A至3H对本发明提出的互连结构的制造方法作进一步详细说明。
首先,请参考图3A,步骤S1中提供的半导体衬底300自下而上依次包括第一低K介质层301以及金属阻挡层303,所述第一低K介质层301中形成有金属布线302a和302b。优选的,所述金属阻挡层可以包括TiN、Ti、TaN、Ta及Al的一种或多种;第一低K介质层包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种,其中,非多孔性掺杂二氧化硅可以为SiOF(掺氟二氧化硅)、SiOC(掺碳二氧化硅)或a-C:F(氟碳化合物),非多孔性有机聚合物可以为聚酰亚胺、聚对二甲苯基、二乙烯硅氧烷苯并环丁烯(DVS-BCB)或芳香烃聚合物,多孔性掺杂二氧化硅可以相应为多孔性掺氟二氧化硅、多孔性掺碳二氧化硅或多孔性氟碳化合物,多孔性有机聚合物可以为多孔性的聚酰亚胺、聚对二甲苯基、二乙烯硅氧烷苯并环丁烯(DVS-BCB)或芳香烃聚合物。
本步骤中的半导体衬底300可以是多层互连结构中的第x层,相应的金属布线302a和302b就是第x层金属布线Mx,后续步骤S3中形成的通孔就是Vx,步骤S1至S7完成后相应可以形成了多层互连结构中的第x层铜互连。
然后,请参考图3B,S2步骤中,在所述金属阻挡层303上依次形成层间介质层304和掩膜层305。其中,所述层间介质层可以为具有较好的刻蚀性能和机械性能、能选择性地刻蚀掉且利于获得较好的通孔形貌的任何材料,例如未参杂的二氧化硅、非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物,甚至可以是金属铝,
本步骤中,所述掩膜层305可以为金属硬掩膜层,也可以为有机材料掩膜层,优选为所述金属硬掩膜层,例如TiN或TaN。
随后,请参考图3C,步骤S3中,可以先图案化所述掩膜层305,形成暴露出所述层间介质层的开口306a、306b,本实施例中,开口306a与所述金属布线302a完全对准,开口306b与所述金属布线302b有一定的堆叠偏差(以示堆叠偏差对工艺整合影响不大);
然后,请参考图3D,再以所述掩膜层305为掩膜,沿开口306a、306b刻蚀所述层间介质层304,形成通孔307a、307b,通孔307a与所述金属布线302a完全对准,本实施例中,由于开口306b与所述金属布线302b有一定的堆叠偏差,因此获得的通孔307b与所述金属布线302b也有相应的堆叠偏差,但对上下两层的工艺整合影响不大。
本实施例中,在以所述掩膜层305为掩膜,刻蚀所述层间介质层304形成通孔时还过刻蚀掉部分金属阻挡层303,在此过刻蚀情况下,由于金属阻挡层303的存在,尽管通孔307b与所述金属布线302b有堆叠偏差,但是该堆叠偏差不会造成通孔下方的金属布线两侧的第一低k介质层301损伤,可以提高后续制成的器件电学性能和可靠性。
接着,请参考图3E,步骤S4中,移除所述掩膜层305,对所述通孔307a、307b进行铜电镀并进行化学机械研磨使其平坦化,形成填满所述通孔的铜填充308a、308b,本步骤中,金属阻挡层303在铜电镀时起到了电极作用,使得铜沿通孔307a、307b底部竖直向上生长,可以避免现有技术工艺下的铜填充空隙,获得较好的铜填充性能。
在本发明的其他实施例中,为了利于铜填充308a、308b的形成,在对所述通孔307a、307b进行铜电镀之前,还可以先通过物理气相沉积工艺在所述通孔的外表面形成阻挡籽晶层(barrierseedlayer);还可以在形成填满所述通孔307a、307b的铜填充308a、308b之后进行热处理,以减少铜填充308a、308b的结构缺陷。
接下来,请参考图3F,步骤S5中,移除所述层间介质层304以及铜填充308a、308b两侧金属阻挡层,即保留了铜填充308a、308b下方的金属阻挡层303a、303b,然后对铜填充308a、308b表面进行处理,减少铜填充308a、308b的缺陷,并形成表面钝化层,其中,铜填充308a、308b下方的金属阻挡层303a、303b可以防止铜填充308a、308b的铜向第一低K介质300层扩散。
其后,请参考图3G,步骤S6中,在所述第一低K介质层301上沉积第二低K介质层310,并进行化学机械研磨,平坦化所述第二低K介质层310以暴露出所述铜填充308a、308b顶部,第二低K介质层310与第一低K介质层301可以相同,也可以不同,可以包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
本步骤中,由于所述第二低K介质层310是在铜填充308a、308b形成后沉积,显然不存在现有技术下直接在低K介质层中刻蚀通孔造成的低K介质层两侧低k介质损伤问题,提高了后续制成的器件性能。
在本发明的其他实施例中,在所述第一低K介质层301上沉积第二低K介质层310之前,可以先在所述第一低K介质层301上沉积内阻挡层(未图示),以防止所述铜填充308a、308b的铜扩散至后续的第二低K介质层310中。所述内阻挡层可以包括二氧化硅(SiO2)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)的一种或几种。
最后,请参考图3H,步骤S7中,在所述第二低K介质层310和所述铜填充308a、308b上方形成覆盖层311,覆盖层311可以在多层互连结构中制造下一层铜互连时,防止所述铜填充308a、308b铜扩散到下一层铜互连的第一低K介质层中。
相应的,本发明还提供一种应用上述的互连结构的制造方法获得的互连结构,包括:
第一低K介质层301,所述第一低K介质层301中形成有金属布线302a、302b;
第二低K介质层310,位于所述第一低K介质层301上方;
通孔,贯穿所述第二低K介质层300,并与所述金属布线302a、302b完全对准或有堆一定的叠偏差;
金属阻挡层303a、303b,填充于所述通孔底部;
铜填充308a、308b,填充在所述通孔内且位于所述金属阻挡层303a、303b上方,所述铜填充308a、308b侧表面通过表面处理形成有表面钝化层309a、309b;
覆盖层311,覆盖所述第二低K介质层310以及所述通孔顶部。
综上所述,本发明所提供的互连结构及其制造方法,先在所述层间介质层中刻蚀通孔,然后在通孔中铜电镀完成后去掉层间介质层再沉积所述第二低K介质层,避免了现有技术中通孔刻蚀时造成的两侧低k介质损伤,以及堆叠偏差造成过刻蚀情况下的通孔下方金属布线侧边的低k介质损伤,而且所述金属阻挡层在铜电镀时起到了电极作用,使得铜沿通孔底部竖直向上生长,可以避免铜填充空隙,获得较好的铜填充性能,提高了器件的可靠性和性能。
显然,本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种互连结构的制造方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底自下而上依次包括第一低K介质层以及金属阻挡层,所述第一低K介质层中形成有金属布线;
在所述金属阻挡层上依次形成层间介质层和掩膜层;
以所述掩膜层为掩膜,刻蚀所述层间介质层形成通孔;
移除所述掩膜层,对所述通孔进行铜电镀并进行化学机械研磨使其平坦化,形成填满所述通孔的铜填充;
移除所述层间介质层以及所述铜填充两侧的金属阻挡层,并对暴露出来的铜进行表面处理;
在所述第一低K介质层上沉积第二低K介质层,并化学机械平坦化所述第二低K介质层以暴露出所述铜填充顶部;
在所述第二低K介质层和所述铜填充上方形成覆盖层;
其中,刻蚀所述层间介质层形成通孔的步骤中还包括过刻蚀掉部分金属阻挡层,对暴露出来的铜进行表面处理时,还包括在所述铜填充形成表面钝化层。
2.如权利要求1所述的互连结构的制造方法,其特征在于,所述金属阻挡层包括TiN、Ti、TaN、Ta及Al的一种或多种。
3.如权利要求1所述的互连结构的制造方法,其特征在于,所述第一低K介质层包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
4.如权利要求1所述的互连结构的制造方法,其特征在于,所述层间介质层包括金属铝、未掺杂的二氧化硅、非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
5.如权利要求1所述的互连结构的制造方法,其特征在于,所述掩膜层为金属硬掩膜层或有机材料掩膜层。
6.如权利要求5所述的互连结构的制造方法,其特征在于,所述金属硬掩膜层为TiN或TaN。
7.如权利要求1所述的互连结构的制造方法,其特征在于,所述通孔与所述金属布线完全对准或具有一定的堆叠偏差。
8.如权利要求1所述的互连结构的制造方法,其特征在于,在对所述通孔进行铜电镀之前,先通过物理气相沉积工艺在所述通孔的外表面形成阻挡籽晶层。
9.如权利要求1所述的互连结构的制造方法,其特征在于,在形成所述铜填充之后进行热处理。
10.如权利要求1所述的互连结构的制造方法,其特征在于,在所述第一低K介质层上沉积第二低K介质层之前,在所述第一低K介质层上沉积内阻挡层。
11.如权利要求10所述的互连结构的制造方法,其特征在于,所述内阻挡层包括二氧化硅、氮氧化硅、碳化硅、碳氮化硅的一种或几种。
12.如权利要求1所述的互连结构的制造方法,其特征在于,所述第二低K介质层包括非多孔性掺杂二氧化硅、非多孔性有机聚合物、多孔性掺杂二氧化硅及多孔性有机聚合物的一种或多种。
13.一种应用权利要求1至12中任意一项所述的互连结构的制造方法获得的互连结构,其特征在于,包括:
第一低K介质层,所述第一低K介质层中形成有金属布线;
第二低K介质层,位于所述第一低K介质层上方;
通孔,贯穿所述第二低K介质层;
金属阻挡层,填充于所述通孔底部;
铜填充,填充在所述通孔内且位于所述金属阻挡层上方;
覆盖层,位于所述第二低K介质层以及所述铜填充上方。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110342110.2A CN103094196B (zh) | 2011-11-02 | 2011-11-02 | 互连结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110342110.2A CN103094196B (zh) | 2011-11-02 | 2011-11-02 | 互连结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103094196A CN103094196A (zh) | 2013-05-08 |
CN103094196B true CN103094196B (zh) | 2016-02-03 |
Family
ID=48206609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110342110.2A Active CN103094196B (zh) | 2011-11-02 | 2011-11-02 | 互连结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103094196B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI584387B (zh) * | 2014-08-15 | 2017-05-21 | 矽品精密工業股份有限公司 | 封裝結構之製法 |
CN108962817B (zh) * | 2017-05-22 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN112786525B (zh) * | 2019-11-07 | 2023-07-07 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6753258B1 (en) * | 2000-11-03 | 2004-06-22 | Applied Materials Inc. | Integration scheme for dual damascene structure |
CN102082114A (zh) * | 2009-12-01 | 2011-06-01 | 中芯国际集成电路制造(上海)有限公司 | 双大马士革结构的形成方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7023093B2 (en) * | 2002-10-24 | 2006-04-04 | International Business Machines Corporation | Very low effective dielectric constant interconnect Structures and methods for fabricating the same |
KR100521050B1 (ko) * | 2003-12-30 | 2005-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
-
2011
- 2011-11-02 CN CN201110342110.2A patent/CN103094196B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6753258B1 (en) * | 2000-11-03 | 2004-06-22 | Applied Materials Inc. | Integration scheme for dual damascene structure |
CN102082114A (zh) * | 2009-12-01 | 2011-06-01 | 中芯国际集成电路制造(上海)有限公司 | 双大马士革结构的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103094196A (zh) | 2013-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10861788B2 (en) | Patterning approach for improved via landing profile | |
US11398405B2 (en) | Method and apparatus for back end of line semiconductor device processing | |
US9202743B2 (en) | Graphene and metal interconnects | |
US9165883B2 (en) | Interconnection structure for an integrated circuit | |
US20190311986A1 (en) | Forming dual metallization interconnect structures in single metallization level | |
US8791013B2 (en) | Pattern forming method | |
US20160133514A1 (en) | Mechanisms of forming damascene interconnect structures | |
US10020259B2 (en) | Copper etching integration scheme | |
US9524933B2 (en) | Semiconductor structures and fabrication methods thereof | |
KR102489216B1 (ko) | 상호 접속 구조체 및 그 형성 방법 | |
US20140131872A1 (en) | Copper etching integration scheme | |
US20140021611A1 (en) | Novel Copper Etch Scheme for Copper Interconnect Structure | |
CN103094196B (zh) | 互连结构及其制造方法 | |
CN103094197B (zh) | 互连结构制造方法 | |
KR100764054B1 (ko) | 금속배선 및 그 형성 방법 | |
US20230187278A1 (en) | Via alignment in single damascene structure | |
KR100607363B1 (ko) | 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법 | |
US20070161232A1 (en) | Method for forming metal interconnection in semicondutor damascene process | |
KR100914976B1 (ko) | 반도체 소자의 제조방법 | |
TWI746851B (zh) | 金屬內連線結構及其製作方法 | |
KR100835423B1 (ko) | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |