CN103069552B - 包括具有在其侧壁上增强的氮浓度的SiON栅电介质的MOS晶体管 - Google Patents
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Abstract
一种形成集成电路的方法（100），该集成电路具有至少一个MOS器件，该方法包括在硅表面上形成SiON栅电介质层（101，102，103），在SiON栅层上淀积栅电极层（104），并且接着进行图形化（105）从而形成栅堆叠并暴露栅电介质侧壁。接着在暴露的SiON侧壁上形成（106）补充的氧化硅层，之后进行氮化（107）和氮化后退火（108）。这得到包括N增强型SiON侧壁的退火的N增强型SiON栅电介质层，其中，沿着恒定厚度的线，在N增强型SiON侧壁处的氮浓度＞退火的N增强型SiON栅层的体内的氮浓度‑2at.%。
Description
技术领域
本公开实施例涉及包括具有SiON栅电介质的MOS晶体管的集成电路（IC）。
背景技术
已知对于MOS晶体管，以氮氧化硅（SiON）层取代传统的氧化硅（例如SiO2）栅电介质减少了栅电介质的漏电以及从栅电极（用于PMOS的P+多晶硅栅极）到下面的半导体表面上的硼（B）渗透（其会引起阈值电压（Vt）漂移）。形成SiON栅电介质层的传统方法包括：对含硅的表面进行热氧化，从而形成氧化硅“基底”电介质；接着通过等离子体氮化在整个氧化硅电介质中加入氮（N）；然后在1100℃左右的温度下，在O2/N2中进行热氮化后退火。
SiON电介质中的氮浓度越高，其电介质常数越高，对于给定的等效氧化物厚度（EOT），这允许使用较厚的电介质膜。SiON层的厚度可以表示为EOT，其是用来将具有高k电介质层的MOS晶体管性能与具有二氧化硅栅电介质层的MOS晶体管的性能进行比较的参数。EOT被定义为，获得与用相比于二氧化硅（SiO2的k约为3.9）具有较高电介质常数k的栅电介质所获得的栅电容相同的二氧化硅栅电介质的厚度。例如，1nm的EOT将产生于使用k值为39的10nm厚的高k电介质。
随着栅电介质中氮浓度不断增加，工艺变得易受栅氧化物完整性（GOI）降低和/或早期失效率（EFR）增加的影响，沿着栅电介质的边缘最明显。在晶圆制造工程界，与具有每总单位面积上多晶硅边缘面积比率较高的结构的多晶硅指状物相比，当类似尺寸（面积）的多晶硅块结构以减小的速率失效时，这被称为提高的多晶硅指状物失效。解决该问题的大多数工作已经指向改善氧化硅基底电介质质量，或减小栅刻蚀耗尽效应（例如，通过改变刻蚀条件）。
发明内容
公开的实施例是基于发明人认识到，一旦执行了栅（例如多晶硅）刻蚀，常规的栅优先工艺（gate-first process）流程固有地暴露了SiON栅电介质的侧壁，并且该暴露导致了在侧壁处与暴露时间有关的显著的氮损失。进一步地，发明人认识到，用覆盖层及时覆盖暴露的SiON侧壁是不现实的，因为直到栅刻蚀后清洗了晶圆表面之后，才能实施这类覆盖层，这样已经太迟而不能避免沿着SiON侧壁的显著的氮损失。
公开的实施例不要求最小化在栅刻蚀后沿着暴露的SiON侧壁的氮损失。相反，公开的实施例包括如下处理，通过补充氧化和氮化添加氮，从而偿还（在一些实施例中，提供超过偿还的足够的氮）在栅刻蚀后暴露的SiON侧壁处的氮损失。在典型的实施例中，在暴露的SiON侧壁上形成补充的氧化硅层，并且借着氮化补充的氧化硅层。
可以通过基于溶液的化学氧化形成补充的氧化硅层，例如通过栅刻蚀后清洗来提供，或通过栅刻蚀后清洗之后的淀积或热生长来提供。补充的氧化硅层的氮化可以包括等离子体氮化工艺，例如解耦等离子体氮化（DPN）。氮化后退火（PNA）跟在氮化之后，从而形成包括N增强型SiON侧壁的退火的N增强型SiON栅电介质层。PNA可以包括氧气并且包括形成高达的额外SiON的条件。PNA可以稳定添加的氮并修复SiON栅层中引起的沿着SiON侧壁的缺陷，其可以由等离子体氮化引起。
附图说明
图1是根据本发明实施例的流程图，其示出用于形成包括MOS晶体管的IC的示例方法中的步骤，所述MOS晶体管包括具有N增强型SiON侧壁的N增强型SiON栅电介质层。
图2是以栅电极下沿着恒定厚度的线从一个侧壁到另一个侧壁的横向位置为函数的氮浓度分布的曲线图，其针对具有N增强型SiON侧壁的示例N增强型SiON栅电介质层和具有N耗尽型SiON侧壁的常规“现有技术”SiON栅电介质层进行比较。
图3是根据公开的实施例的IC的一部分的简化剖面图，所述IC包括衬底，所述衬底具有含硅的顶表面，所述IC被示为包括至少一个MOS器件，MOS器件包括具有N增强型SiON侧壁的N增强型SiON栅电介质层。
图4是根据公开的实施例的示例SiON栅电介质层的体区（远离SiON侧壁）的氮浓度在厚度方向上的分布曲线图。
具体实施方式
图1是根据本发明实施例的流程图，其示出用于形成包括MOS晶体管的IC的示例方法100中的步骤，所述MOS晶体管包括具有N增强型SiON侧壁的N增强型SiON栅电介质层。步骤101包括形成厚为0.5nm到4.0nm的基底氧化硅层，例如通过热氧化或化学氧化暴露的晶圆顶部硅表面。当步骤106-108被配置为形成厚为到的SiON时，在步骤101中形成的基底氧化硅层通常厚为到典型地厚为到
如本文所使用的，除非另有指明，否则术语“硅”指代所有形式的硅，包括但不限于单晶硅、多晶硅和无定形硅，以及某些硅化合物（合金），包括但不限于锗硅（SiGe）和碳化硅（SiC）。在一个实施例中，氧化硅层的厚度是1.0nm到3.0nm。例如，可以通过在诸如O2、O2+H2、N2O、N2O+H2、H2O的环境中，在800℃到1100℃的温度范围下，在0.001托到100托的压力下进行氧化，持续1s到60s的时间，以此生长基底氧化硅层。减压（即低于大气压的压力）的氧化降低了氧化速率，从而限制了得到的基底氧化硅层的厚度。
步骤102包括氮化基底氧化硅层，从而形成SiON。本领域技术人员应该理解，不同的等离子体方法可以用于将氮引入到氧化硅层中。例如，可以使用等离子体增强化学气相淀积（PECVD）方法，其中衬底在常规的CVD装置中经受等离子体气氛。例如，可以在NH3或含NH3的环境气体中，在500℃到1000℃的温度下，在0.001托到100托的压力下执行氮化，持续1s到60s的时间。进一步地，平行板等离子体淀积***也可以用于将氮引入到电介质材料中。也可以使用DPN。DPN将感应耦合使用于等离子体形成。在DPN中，射频（RF）功率经由RF磁场传递到等离子体，其进而产生电离的电场。等离子体环境可以包括N2、N2+He、N2+惰性气体或NH3。
如本文所使用的，“SiON”指代包括硅（Si）、氧（O）和氮（N）的电介质材料，氮（N）包括以下两种情形：对于沿着其厚度方向具有均匀的氮浓度的SiON层，氮浓度为6at.%到35at.%；对于沿着其厚度方向具有不均匀的氮浓度的SiON层，最大氮浓度为8at.%到35at.%。Si浓度的范围可以在34at.%到40at.%内，O浓度的范围可以在26at.%到60at.%内。
在一个实施例中，在步骤102中执行的氮化用于在其厚度上设置氮浓度分布的基本形状，使得SiON栅层中远离硅界面的最大氮浓度足够高，例如至少10at.%。SiON层中远离硅界面的氮浓度足够高，这减小了漏电流（Jg）并且阻挡B（对于掺杂B的多晶硅栅），同时足够浅以防止硅界面的氮化和得到的迁移率/delta Vt降低。
步骤103包括第一次PNA。第一次PNA可以包括多步PNA。多步PNA可以包括在非氧化环境中进行第一次退火103（a），这可以去除SiON栅层中弱键合的氮并且稳定余下的氮，使得其在随后的热处理中不太可能扩散出来。在一个实施例中，在N2或惰性气体环境中，在500℃到1100℃的温度下，在0.001托到760托的压力下执行第一次退火103（a），持续0.1s到60s的时间。
对于多步PNA，第一次退火103（a）之后是在氧化环境中进行第二次退火103（b）。第二次（氧化）退火103（b）可以修复SiON栅层中余下的缺陷，而不使硅界面处的SiON栅层经受额外的氧化，以便防止SiON栅层的EOT降低。第二次退火103（b）也可以减少SiON栅层的顶部部分（接近栅电极界面）的氮浓度，发明人发现，对于多晶硅栅，这可以有助于减少N含量，以便避免多晶硅耗尽增加，对于P+多晶硅栅，多晶硅耗尽会由BN形成导致。第二次退火103（b）通常生长或的SiON。在一个实施例中，在含氧气的气体（包括纯O2气体）中，在500℃到1100℃的温度下，在0.001托到100托的压力下执行第二次退火103（b），持续0.1s到120s的时间。在另一个实施例中，在共同的反应室（例如，单个晶圆快速热退火仪（RTA））中执行PNA的第一次退火103（a）和第二次退火103（b）。
步骤104包括在SiON栅层上淀积栅电极层。在一个实施例中，栅电极层可以包括多晶硅。可以使用含硅的气体，例如SiH4、Si2H6、Si2Cl6或SiH2Cl2等，在500℃到800℃的温度下，在1托到100托的压力下进行淀积，持续10s到300s的时间，以此淀积多晶硅。在其它的实施例中，在替代栅工艺的情形中，栅电极层可以包括金属，从而提供金属栅，例如W/TiN、Mo、Ta、TaN、TiN或TaSixNy。
在一个实施例中，在步骤102和步骤104之间，降低的压力保持在低于300托的水平下，例如低于100托的水平下。发明人已发现，由于SiON栅层与环境氧气的反应，在降低的压力下执行这类步骤防止了不受控的N损失，并且也防止了SiON层被外来的碳污染，这两种情况在EOT和Vt控制方面都会降低MOS器件的器件性能。保持降低的压力允许SiON栅层基本上无碳（例如＜0.2at.%C）。例如，在一个实施例中，形成氧化硅层（步骤101）在第一反应室中发生，晶圆在降低的压力下被传递到第二反应室中，其中氮化（步骤102）在第二反应室中发生。晶圆在降低的压力下传递到第三反应室中，其中第一次退火103（a）发生。晶圆在降低的压力下传递到第四反应室中，其中第二次退火103（b）发生。在步骤104，晶圆在降低的压力下传递到第五反应室中，其中淀积栅电极层。
步骤105包括使用定义栅电极层的栅掩模图形进行栅刻蚀，从而提供栅电极，并且因此定义栅堆叠，可选地定义栅电极线和其它的栅电极层特征（例如电容器板）。可以在步骤104和105之间添加可选的硬掩模层（例如具有SiON盖帽的氮化硅）。在步骤105处，栅刻蚀期间有限的栅电极层对SiON栅层的选择性与栅刻蚀期间标称过刻蚀的结合，导致形成了暴露的SiON侧壁，发明人已认识到，当SiON侧壁暴露在环境中时，这会导致氮损失。
步骤106包括补充的氧化硅形成。在一个实施例中，形成补充的氧化硅层包括基于溶液的化学氧化，当栅电极在其与SiON侧壁的界面处包括多晶硅时，这可以氧化暴露的栅电极侧壁，这会将栅电介质层的厚度沿其暴露的侧壁增加几通过基于溶液的化学氧化形成的氧化硅典型地密度低，并且典型地厚为到在退火之后将在非氧化环境中紧缩到在基于溶液的化学氧化的特定情形中，湿法化学可以包括使用诸如SC1（即NH4OH、H2O2和去离子水（DNI）的混合物）的溶液。典型的SC1条件包括NH4OH:H2O2:DIW为1:1:5到1:2:100，例如在1:1:20到1:1:50，在25℃到70℃的温度下，持续1到10分钟。替换地，可以使用硫酸/过氧化氢（H2SO4、H2O2）；典型地可以使用2:1到20:1的比率，在85℃到180℃的温度范围中，持续1到15分钟。在另一个实施例中，可以使用以下的SC2条件，包括：HCl/H2O2/DIW在1:1:5到1:2:500，持续1到2分钟，在25℃到80℃下。
在另一个实施例中，形成补充的氧化硅层包括淀积，例如LPCVD。在淀积的情形中，补充的氧化物被淀积在暴露的SiON侧壁顶部。在另一个实施例中，通过热氧化生长补充的氧化硅层，例如在800℃到1100℃的温度下，在0.001托到10托的压力下，持续1s到60s的时间。热氧化可以从含硅的顶表面进行，以及当栅电极包括多晶硅时，可以从暴露的栅电极侧壁进行。如同基于溶液的化学氧化，热氧化可以将SiON栅层的厚度沿其暴露的侧壁增加几
步骤107包括氮化补充的氧化层，从而形成SiON。步骤107通常可以使用上面公开的与步骤102有关的各种等离子体工艺中的任意一种，并且在一个实施例中包括DPN。
步骤108包括第二次PNA，以形成退火的N增强型SiON栅电介质层，N增强型SiON栅电介质层包括N增强型SiON侧壁，其中沿着退火的N增强型SiON栅层的恒定厚度的线，在N增强型SiON侧壁上的氮浓度≥退火的N增强型SiON栅层的体内（远离侧壁）的氮浓度-2at.%。在第二次PNA之后的退火的N增强型SiON栅层的厚度通常是到在下面描述三个（3）示例PNA变形，它们在此称为A类型、B类型和C类型的PNA。
“A”类型的PNA可以是基于上面描述的与步骤103有关的多步PNA，其中在N2或惰性气体环境中，在500℃到1100℃的温度下，在0.001托到760托的压力下执行第一次退火，持续0.1s到60s的时间，并且在含氧的气体（包括纯O2气体）中，在500℃到1100℃的温度下，在0.001托到100托的压力下执行第二次退火，持续0.1s到120s的时间。A类型的PNA通常生长到的SiON，但可以生长到之多。
“B”类型的PNA包括以下条件：5s到30s的时间，1000℃到1105℃的温度，0.1托到3.0托的压力，120RPM到360RPM的旋转速率范围，在包含1.2slm到3.6slm的O2、1.2/3.6到3.6/1.2的O2/N2或0.4/2.0到2.0/0.4的O2/N2的氧化环境中。B类型的PNA通常生长到的SiON，但可以生长到在一个特定的实施例中，B类型的PNA包括以下条件：15s的时间，1100℃的温度，0.48托的压力，240RPM的旋转速度和包括2.4slm的O2的氧化环境。
“C”类型的PNA通常伴随着包括基于溶液的化学氧化实施例的步骤106，但可以包括其它氧化。C类型的PNA包括以下条件：8s到15s的时间，750℃到900℃的温度，5托到40托的压力以及包括N2O和H2的氧化环境，其中N2O为5slm到10slm，H2为0.1slm到0.5slm。在一个特定的实施例中，C类型的PNA包括8slm的N2O/0.2slm的H2。C类型的PNA通常生长到的SiON，但可以生长到
步骤109包括在栅堆叠相对侧上形成彼此间隔开的源极区和漏极区，从而定义位于栅堆叠下面的沟道区，且步骤110包括IC制造处理的完成。可以在步骤108和109之间添加本领域中已知的侧墙工艺。常规的处理通常可以用于步骤109和110。
图2是以栅电极下沿着恒定厚度的线从一个侧壁到另一个侧壁的横向位置（例如，距离栅电极界面沿着从一个侧壁到另一个侧壁50nm的横向距离）为函数的氮浓度分布的曲线图，其针对具有N增强型SiON侧壁的示例N增强型SiON栅电介质层和具有N耗尽型SiON侧壁的常规“现有技术”SiON栅电介质层进行比较。“现有技术”SiON栅电介质层215被示为在其体区中具有17at.%的氮浓度，体区在此被定义为远离左边和右边的SiON侧壁，并且在其左边和右边的SiON侧壁处氮浓度＜8at.%。如上所述，一旦执行了栅刻蚀，由于SiON栅电介质的侧壁暴露到环境中，因此，与远离侧壁的其体内的氮浓度相比，SiON栅电介质层215在其侧壁处是氮耗尽的。
相比之下，氮浓度分布220和225表示具有N增强型SiON侧壁的N增强型SiON栅电介质层，其产生于对常规的SiON栅电介质层215执行额外的处理，包括步骤106（补充的氧化硅形成）、步骤107（氮化补充的氧化硅从而形成SiON）和步骤108（第二次PNA从而形成包括N增强型SiON侧壁的退火的N增强型SiON栅电介质层）。步骤106-108提供N增强型SiON栅层，其在N增强型SiON侧壁处的氮浓度≥N增强型SiON栅层的体内（远离左边和右边的SiON侧壁）的氮浓度-2at.%。例如，氮浓度分布220被示为，在远离左边和右边SiON侧壁的体内具有17at.%的氮浓度，在其左边和右边SiON侧壁处的氮浓度在16at.%和17at.%之间。氮浓度分布225被示为，在远离左边和右边SiON侧壁的体内具有17at.%的氮浓度，在其左边和右边SiON侧壁处的氮浓度比远离左边和右边SiON侧壁的氮浓度高，约18at.%。
图3是根据公开的实施例的IC300的一部分的简化剖面图，所述IC300包括衬底305，所述衬底305具有含硅的顶表面307，所述IC300被示为包括至少一个MOS器件310，MOS器件310包括具有N增强型SiON侧壁320（a）的N增强型SiON栅电介质层320。在图3中示出的顶部硅界面308表示N增强型SiON栅层320和含硅的顶表面307之间的界面，而栅电极界面326表示N增强型SiON栅层320和栅电极330之间的界面。
栅电极330被示为多晶硅电极，并且由于在上述氮化工艺（步骤107和108）期间进行氮化，因此沿其侧壁330（a）是N增强的，≥10at.%。沿着退火的N增强型SiON栅层320的恒定厚度的线，在N增强型SiON侧壁320（a）处的氮浓度≥退火的N增强型SiON栅层的体内的氮浓度-2at.%，例如由图2中提供的图示220和225示出的。
如上所述，衬底305可以包括体硅衬底、锗硅衬底、应变硅衬底、SOI衬底或其它的单晶衬底中的任何一种。MOS器件310以高度简化的形式示出，并且如所示地包括间隔开的源极区311和漏极区312，从而定义沟道区313。诸如LDD、侧墙和额外的注入物（例如环形注入（halo implant））的特征没有示出，以避免遮盖本发明的细节。在一个实施例中，栅电极330包括多晶硅，例如对于PMOS器件是P+（例如B）掺杂的，对于NMOS器件是N+掺杂的。在其它实施例中，栅电极330包括金属栅，例如当使用替换金属栅工艺时，栅电极330可以包括诸如W/TiN、Mo、Ta、TaN、TiN或TaSixNy的金属栅。
尽管图3中没有示出，但IC300通常包括其它的有源电路，其包括电路元件以及互连这些各种电路元件的信号线和其它导体，电路元件通常包括其它晶体管（包括双极晶体管）、二极管、电容器和电阻器。
图4是根据公开的实施例的示例SiON栅电介质层的体区（远离SiON侧壁）的氮浓度在厚度方向上的分布的曲线图。例如，上述方法100可以提供图4中示出的浓度分布。可以看出，平均氮浓度≥8at.%，例如≥10at.%，最大氮浓度为至少15at.%，N增强型SiON栅层与含硅的顶表面之间的界面308（示为半导体界面）处的氮浓度≤2at.%。
本发明的实施例可以被集成到各种工艺流程中，从而形成多种器件和相关产品。半导体衬底可以包括其中的各种元件和/或其上的层。这些可以包括势垒层、其它电介质层、器件结构、有源元件和无源元件，其包括源极区、漏极区、位线、基极、发射极、集电极、导电线路、导电通孔等。此外，本发明的实施例可以用于多种工艺中，包括双极、CMOS、BiCMOS和MEMS工艺。
本领域技术人员应理解，在要求的发明的范围内，其它实施例和变化是可能的。
Claims (12)
1.一种形成集成电路的方法，所述集成电路包括在晶圆上的至少一个MOS器件，所述晶圆具有包括硅的顶表面，所述方法包括：
在所述顶表面上形成SiON栅电介质层；
在所述SiON栅电介质层上淀积栅电极层；
对所述栅电极层图形化，从而形成栅堆叠，其中通过所述图形化暴露SiON侧壁和栅电极侧壁；
在暴露的所述SiON侧壁上形成补充的氧化硅层；
氮化所述补充的氧化硅层；
在所述氮化以后，执行退火，由此形成包括氮增强型SiON侧壁的退火的氮增强型SiON栅电介质层；其中，沿着所述退火的氮增强型SiON栅电介质层的恒定厚度的线，在所述氮增强型SiON侧壁处的氮浓度≥所述退火的氮增强型SiON栅电介质层的体内的氮浓度-2at.％；以及
在所述栅堆叠的相对侧上形成彼此间隔开的源极区和漏极区，从而定义所述栅堆叠下面的沟道区。
2.根据权利要求1所述的方法，其中所述补充的氧化硅层由热氧化在以下条件下形成：在800℃到1100℃的温度下，在0.001托到10托的压力下，持续1s到60s的时间。
3.根据权利要求1所述的方法，其中所述氮化后退火包括第一次退火和第二次退火，其中在N2或惰性气体环境中，在500℃到1100℃的温度下和0.001托到760托的压力下执行第一次退火，持续0.1s到60s的时间，以及在含氧气的气体中，在500℃到1100℃的温度下，在0.001托到100托的压力下执行第二次退火，持续0.1s到120s的时间。
4.根据权利要求1所述的方法，其中所述氮化后退火在以下条件下执行：在1000℃到1105℃的温度下和0.1托到3.0托的压力下，在包括1.2slm到3.6slm的O2、1.2/3.6到3.6/1.2的O2/N2或0.4/2.0到2.0/0.4的O2/N2的氧化环境中，持续5s到30s的时间。
5.根据权利要求1所述的方法，其中使用基于溶液的化学氧化形成所述补充的氧化硅层，并且所述氮化后退火在以下条件下执行：在750℃到900℃的温度下和5托到40托的压力下，在包括5slm到10slm的N2O和0.1slm到0.5slm的H2的氧化环境中，持续8s到15s的时间。
6.根据权利要求1所述的方法，其中所述栅电极层包括多晶硅，使用含硅的气体，在500℃到800℃的温度下和1托到100托的压力下淀积所述多晶硅，持续10s到300s时间。
7.根据权利要求1所述的方法，其中形成所述补充的氧化硅层在第一反应室中发生；在0.001托到100托压力下将所述晶圆传递到第二反应室之后，所述氮化在所述第二反应室中发生；并且在将所述晶圆在降低的压力下传递到第三反应室之后，所述氮化后退火在所述第三反应室中发生。
8.一种集成电路器件，其包括：
衬底，其具有含硅的顶表面并且包括至少一个MOS器件，所述MOS器件包括：
源极区和漏极区，其间隔开从而定义沟道区；
氮增强型SiON栅电介质层，其在所述含硅的顶表面上，包括在所述沟道区上方，其中所述氮增强型SiON栅电介质层包括氮增强型SiON侧壁，其中沿着所述氮增强型SiON栅电介质层的恒定厚度的线，在所述氮增强型SiON侧壁处的氮浓度≥所述SiON栅电介质层的体内的氮浓度-2at.％；
栅电极，其在所述氮增强型SiON栅电介质层上，包括在所述沟道区上方。
9.根据权利要求8所述的器件，其中在所述氮增强型SiON侧壁处的所述氮浓度≥所述SiON栅电介质层的所述体内的氮浓度。
10.根据权利要求9所述的器件，其中在所述氮增强型SiON栅电介质层的所述体内的平均氮浓度≥8at.％，在所述氮增强型SiON栅电介质层的所述体内的最大氮浓度至少是15at.％，并且在所述氮增强型SiON栅电介质层和所述含硅的顶表面之间的界面处，所述氮增强型SiON栅电介质层的所述体内的氮浓度≤2at.％。
11.根据权利要求10所述的器件，其中所述栅电极包括多晶硅。
12.根据权利要求8所述的器件，其中在SiON栅电介质层中最大的氮浓度至少是10at.％；并且所述氮增强型SiON栅电介质层的厚度是到
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| US9768261B2 (en) * | 2015-04-17 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
| CN106206302B (zh) * | 2015-04-29 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN108695144B (zh) * | 2017-04-11 | 2021-02-19 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法 |
| US10886393B2 (en) | 2017-10-17 | 2021-01-05 | Mitsubishi Electric Research Laboratories, Inc. | High electron mobility transistor with tunable threshold voltage |
| US10971593B2 (en) | 2019-06-14 | 2021-04-06 | International Business Machines Corporation | Oxygen reservoir for low threshold voltage P-type MOSFET |
| CN110364449B (zh) * | 2019-07-24 | 2022-06-14 | 上海华力集成电路制造有限公司 | 栅氧掺氮退火温度的监控方法 |
| CN114242732A (zh) | 2020-01-14 | 2022-03-25 | 长江存储科技有限责任公司 | 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法 |
| CN113611735A (zh) * | 2021-08-05 | 2021-11-05 | 西安电子科技大学 | 基于soi工艺的堆叠层栅极mos场效应管及制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1757098A (zh) * | 2003-02-04 | 2006-04-05 | 应用材料有限公司 | 利用具有氨的超低压快速热退火调节氧氮化硅的氮分布曲线 |
| CN101361179A (zh) * | 2006-01-25 | 2009-02-04 | 富士通株式会社 | 半导体装置的制造方法及半导体装置 |
| CN101661958A (zh) * | 2008-08-25 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5474949A (en) * | 1992-01-27 | 1995-12-12 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating capacitor or contact for semiconductor device by forming uneven oxide film and reacting silicon with metal containing gas |
| JPH09312393A (ja) * | 1996-05-22 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002520487A (ja) * | 1998-07-09 | 2002-07-09 | アプライド マテリアルズ インコーポレイテッド | アモルファスシリコン及び多結晶シリコンとゲルマニウムのアロイ膜の形成方法及び装置 |
| US6316344B1 (en) * | 1999-07-07 | 2001-11-13 | United Microelectronics Corp. | Method for forming gate |
| US6211045B1 (en) * | 1999-11-30 | 2001-04-03 | Vlsi Technology, Inc. | Incorporation of nitrogen-based gas in polysilicon gate re-oxidation to improve hot carrier performance |
| JP4255203B2 (ja) * | 2000-07-10 | 2009-04-15 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6437377B1 (en) * | 2001-01-24 | 2002-08-20 | International Business Machines Corporation | Low dielectric constant sidewall spacer using notch gate process |
| US6548366B2 (en) | 2001-06-20 | 2003-04-15 | Texas Instruments Incorporated | Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile |
| US6821873B2 (en) | 2002-01-10 | 2004-11-23 | Texas Instruments Incorporated | Anneal sequence for high-κ film property optimization |
| US7176094B2 (en) * | 2002-03-06 | 2007-02-13 | Chartered Semiconductor Manufacturing Ltd. | Ultra-thin gate oxide through post decoupled plasma nitridation anneal |
| JP2003282867A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US20030181027A1 (en) * | 2002-03-25 | 2003-09-25 | Chao-Hu Liang | Method of forming a polysilicon layer |
| US20080090425A9 (en) * | 2002-06-12 | 2008-04-17 | Christopher Olsen | Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics |
| US6780720B2 (en) * | 2002-07-01 | 2004-08-24 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
| JP2004247528A (ja) * | 2003-02-14 | 2004-09-02 | Sony Corp | 半導体装置の製造方法 |
| US7429540B2 (en) * | 2003-03-07 | 2008-09-30 | Applied Materials, Inc. | Silicon oxynitride gate dielectric formation using multiple annealing steps |
| JP4485754B2 (ja) * | 2003-04-08 | 2010-06-23 | パナソニック株式会社 | 半導体装置の製造方法 |
| US7291568B2 (en) * | 2003-08-26 | 2007-11-06 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
| US7144825B2 (en) | 2003-10-16 | 2006-12-05 | Freescale Semiconductor, Inc. | Multi-layer dielectric containing diffusion barrier material |
| US20050101147A1 (en) * | 2003-11-08 | 2005-05-12 | Advanced Micro Devices, Inc. | Method for integrating a high-k gate dielectric in a transistor fabrication process |
| JP2005191145A (ja) * | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006310736A (ja) * | 2005-03-30 | 2006-11-09 | Tokyo Electron Ltd | ゲート絶縁膜の製造方法および半導体装置の製造方法 |
| US7429538B2 (en) * | 2005-06-27 | 2008-09-30 | Applied Materials, Inc. | Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric |
| US20070196970A1 (en) * | 2006-02-21 | 2007-08-23 | Texas Instruments Inc. | Method for manufacturing a semiconductor device using a nitrogen containing oxide layer |
| US20080032510A1 (en) | 2006-08-04 | 2008-02-07 | Christopher Olsen | Cmos sion gate dielectric performance with double plasma nitridation containing noble gas |
| US7928020B2 (en) | 2007-09-27 | 2011-04-19 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a nitrogenated silicon oxide layer and MOS device having same |
| DE102009047304B4 (de) * | 2009-11-30 | 2012-04-26 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Leistungssteigerung in PFET-Transistoren mit einem Metallgatestapel mit großem ε durch Verbessern des Dotierstoffeinschlusses |
-
2010
- 2010-08-04 US US12/850,097 patent/US8450221B2/en active Active
-
2011
- 2011-08-04 WO PCT/US2011/046539 patent/WO2012018975A2/en active Application Filing
- 2011-08-04 JP JP2013523328A patent/JP6027531B2/ja active Active
- 2011-08-04 CN CN201180038178.XA patent/CN103069552B/zh active Active
-
2013
- 2013-04-04 US US13/856,702 patent/US8748992B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1757098A (zh) * | 2003-02-04 | 2006-04-05 | 应用材料有限公司 | 利用具有氨的超低压快速热退火调节氧氮化硅的氮分布曲线 |
| CN101361179A (zh) * | 2006-01-25 | 2009-02-04 | 富士通株式会社 | 半导体装置的制造方法及半导体装置 |
| CN101661958A (zh) * | 2008-08-25 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
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