CN103050382B - 半导体器件的制造方法 - Google Patents

Abstract

一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上依次形成有介质层、第一掩模层和第二掩模层；在所述第二掩模层的侧面形成侧墙；形成图形化的光掩模层，覆盖所述第二掩模层、侧墙和第一掩模层；以所述图形化的光掩模层为掩模，依次刻蚀所述第二掩模层、第一掩模层和介质层。本发明能精确地控制所形成的半导体器件的特征尺寸，避免对半导体器件性能的影响。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件的制造方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中半导体器件的特征尺寸(CD，Critical Dimension)越来越小，对光刻技术的要求也越来越高。为了确保更小尺寸的制造的可行性，双重图形化(Double Patterning)成为在22nm节点及其以下精确定义出图形的潜在解决方案之一。

现有的双重图形化方法一般包括三种：光刻-刻蚀-光刻-刻蚀(LELE，Litho-Etch-Litho-Etch)、光刻-冻结-光刻-刻蚀(LFLE，Litho-Freeze-Litho-Etch)，以及间隔/自对准式双重曝光光刻(SADP，Spacer or self-aligneddouble-patterning)。其中，LELE是指在一个光刻步骤之后接着一个刻蚀步骤，然后再接着一个光刻、一个蚀刻步骤。以上的两个光刻步骤都是关键光刻步骤，也就是会产生迭对，换句话说，一个光刻步骤所曝光的图形与另一个光刻步骤曝光的图形的相对位置非常重要。为了解决对LELE技术中两套光掩模重叠精度的依赖性，SADP技术在22nm节点及其以下量级的半导体制造过程中成为主流工艺。

更多关于LELE、LFLE的技术可参考专利号为US6042998的美国专利。

下面结合附图，详细说明以SADP法形成半导体器件的方法。

参考图1，提供半导体衬底100，在所述半导体衬底100上依次形成有介质层110、第一掩模层120以及第二掩模层130。所述第二掩模层130定义出设计形成的半导体器件的图形。

参考图2，在所述第二掩模层130的侧面形成侧墙140。

参考图3，去除所述第二掩模层130，并以所述侧墙140为掩模，以所述介质层110为停止层，刻蚀所述第一掩模层120，形成如图4所示的结构。

参考图5，沉积抗反射层150，覆盖所述第一掩模层120和所述介质层110，并在所述抗反射层150上涂布光刻胶，光刻后形成图形化的光刻胶160。

参考图6，以所述图形化的光刻胶160为掩模对所述抗反射层150以及介质层110进行刻蚀，以形成设计的半导体器件。

目前在半导体制造的后段制程中形成通孔或沟槽时，通常会选择具有较高刻蚀选择比的氮化钛(TiN)作为第一掩模层。但是，利用上述现有技术形成的半导体器件存在着其形成的尺寸不精确的问题，从而影响了半导体器件的性能。参考图6，所述半导体器件的设计尺寸为图6所示的S1，但是实际上形成的尺寸可能会如图6所示的S2。由此可以看出，利用现有技术形成的半导体的实际尺寸可能会大于设计的尺寸，从而影响了半导体器件的性能。

因此，如何精确地控制半导体器件的特征尺寸，以提高半导体器件的性能成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件的制造方法，以精确地控制半导体器件的尺寸并有效地提高半导体器件的性能。

为解决上述问题，本发明提供了一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底上依次形成有介质层、第一掩模层和第二掩模层；

在所述第二掩模层的侧面形成侧墙；

形成图形化的光掩模层，覆盖所述第二掩模层、侧墙和第一掩模层；

以所述图形化的光掩模层为掩模，依次刻蚀所述第二掩模层、第一掩模层和介质层。

可选地，所述介质层的材料为低介电常数材料或者超低介电常数材料。

可选地，所述图形化的光掩模层的开口尺寸大于所述第二掩模层的特征尺寸。

可选地，所述第一掩模层为金属硬掩模层。

可选地，所述第一掩模层的材料包括氮化钛、氮化硼或者两者的组合。可选地，所述第一掩模层的厚度小于或等于

可选地，所述第二掩模层的材料为氧化硅；所述侧墙的材料为氮化硅。

可选地，以所述图形化的光掩模层为掩模，依次干法刻蚀所述第二掩模层、第一掩模层和介质层。

可选地，所述半导体器件的制造方法还包括：

去除所述图形化的光掩模层，并以所述侧墙为掩模刻蚀剩余的第一掩模层以及部分介质层；

去除所述侧墙，并以第一掩模层为掩模，刻蚀剩余的介质层。

可选地，去除所述图形化的光掩模层，并以所述侧墙为掩模干法刻蚀剩余的第一掩模层以及部分介质层。

可选地，湿法刻蚀去除所述侧墙，并以第一掩模层为掩模，干法刻蚀剩余的介质层。

可选地，所述半导体器件的制造方法还包括：在所述第二掩模层的侧面形成侧墙之后，且在形成图形化的光掩模层之前，对所述侧墙进行线性裁切。

与现有技术相比，上述技术方案具有以下优点：

通过调整现有技术中的部分步骤，以侧墙和第一掩模层同时作为掩模，以刻蚀形成半导体器件。这样，通过增加侧墙作为掩模，在刻蚀形成半导体器件过程中，不会出现所形成的半导体器件的实际尺寸大于其设计的尺寸问题，因而能精确地控制所形成的半导体器件的特征尺寸，避免了对半导体器件性能的影响。

附图说明

图1～图6是现有技术中半导体器件的制造方法的示意图；

图7是本发明半导体器件的制造方法的流程示意图；

图8～图15是在后段制程的金属布线中应用本发明半导体器件的制造方法形成通孔的示意图；

图16是图9所示的半导体器件的俯视结构示意图；

图17是对图9所示的半导体器件的侧墙线性裁切后的俯视结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，利用上述现有技术形成的半导体器件存在着其尺寸不精确的问题，即形成的半导体器件的实际尺寸可能会大于其设计的尺寸，从而影响了半导体器件的性能。

发明人通过分析后发现，存在上述问题的原因在于：采用现有技术，以图形化的光刻胶为掩模对抗反射层以及介质层进行刻蚀的过程中(参考图6所示)，可能会将较薄的第一掩模层120刻蚀掉，从而使得形成的半导体器件的实际尺寸(如图6所示的S2)大于其设计的尺寸(如图6所示的S1)，进而对半导体器件的性能产生了不良影响。

为了克服上述问题，本发明提供了一种半导体器件的制造方法，参考图7，所述制造方法包括：

步骤S11，提供半导体衬底，所述半导体衬底上依次形成有介质层、第一掩模层和第二掩模层；

步骤S12，在所述第二掩模层的侧面形成侧墙；

步骤S13，形成图形化的光掩模层，覆盖所述第二掩模层、侧墙和第一掩模层；

步骤S14，以所述图形化的光掩模层为掩模，依次刻蚀所述第二掩模层、第一掩模层和介质层。

本发明提供的方法，在刻蚀形成半导体器件时，以侧墙和第一掩模层同时作为掩模，这样通过增加侧墙作为掩模，在刻蚀形成半导体器件过程中，不会因为第一掩模层较薄而将其刻蚀掉，进而出现所形成的半导体器件的实际尺寸大于设计的尺寸的问题，因而本发明提供的方法能精确地控制所形成的半导体器件的特征尺寸，避免对半导体器件性能的影响。

下面结合图8至图17，并以在后段制程的金属布线中形成通孔为例对本发明的方法进行详细说明。

参考图8，提供半导体衬底(图中未示出)，所述半导体衬底上形成有衬垫氧化层200，其中，所述衬垫氧化层200上依次形成有介质层210、第一掩模层220以及第二掩模层230。

具体地，所述半导体衬底中形成有器件，例如电阻、电容、MOS晶体管和互连结构等。

所述介质层210的材料可以为氧化硅、掺杂的氧化硅、低介电常数材料或超低介电常数材料。在本实施例中，所述介质层210的材料为低介电常数材料或超低介电常数材料。所述介质层210的形成工艺可以为现有的沉积工艺，例如，可以为等离子体增加化学气相沉积工艺或亚常压化学气相沉积工艺，此为本领域技术人员熟知的，故在此不再赘述。

在本实施例中，所述第一掩模层220为金属硬掩模层，其材料为氮化钛(TiN)、氮化硼(BN)或者其两者的组合，并且所述第一掩模层220的厚度小于或等于但是此不能限制本发明的保护范围，在其他实施例中，所述第一掩模层220还可以采用其他材料，这对于本领域技术人员是熟知的，故在此不再赘述。

所述第二掩模层230用于定义金属连线的尺寸，其材料可以为氧化硅。

参考图9，在所述第二掩模层230的侧面形成侧墙240。

其中，所述侧墙240的材料可以是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合。在本实施例中，为了使所述侧墙240与所述第二掩模层230在刻蚀中具有较高的选择比，所述侧墙240的材料为氮化硅。此外，所述侧墙240的形成工艺对于本领域的技术人员是熟知的，故在此不再赘述。

参考图10，形成图形化的光掩模层，覆盖所述第二掩模层230、侧墙240和第一掩模层220。

在本实施例中，首先沉积抗反射层250，覆盖所述第二掩模层230、侧墙240和第一掩模层220，然后在所述抗反射层250上形成图形化的光刻胶层260，所述抗反射层250和图形化的光刻胶层260构成图形化的光掩模层。

具体地，所述抗反射层250可以通过物理气相沉积(PVD)或者化学气相沉积(CVD)的方式形成。所述抗反射层250为底层抗反射层(BARC，Bottom Anti-Reflective Coating)，其可以是有机BARC或无机BARC。由于无机BARC的化学性质一般与其下覆盖层类似，可以有效地去除，而且，无机BARC比有机BARC在刻蚀中有更高的选择性，所以本实施例中优选为无机BARC，以等离子体增强化学气相沉积(PECVD)的方法沉积硅氮氧化物或硅氮化物层来形成所述无机BARC。

所述图形化的光刻胶层260的形成方法为本领域技术人员所熟知的，例如，可以采用旋涂工艺，在所述抗反射层250上旋涂一层光刻胶，经过烘烤坚膜后采用光刻设备对光刻胶层进行曝光、显影，形成所述图形化的光刻胶层260。其中，所述图形化的光刻胶层260具有开口270，所述开口270的尺寸大于所述第二掩模层230所定义的金属连线的尺寸。

需要说明的是，在其他实施例中，所述光掩模层也可以根据实际需求形成其他结构，例如，不包括所述抗反射层250。本领域技术人员还可对其做类似推广，本实施例中仅为举例说明，不应限制本发明的保护范围。

参考图11，以所述图形化的光刻胶层260为掩模，依次刻蚀所述抗反射层250、第二掩模层230、第一掩模层220以及介质层210。

在本实施例中，采用干法刻蚀的方法依次刻蚀所述抗反射层250、第二掩模层230、第一掩模层220以及介质层210。具体地，以所述图形化的光刻胶层260为掩模对所述抗反射层250进行干法刻蚀，以暴露出所述侧墙240；然后，以所述图形化的光刻胶层260和侧墙240为掩模对所述第二掩模层230、第一掩模层220进行干法刻蚀；最后，以所述图形化的光刻胶层260、所述侧墙240和第一掩模层220为掩模对所述介质层210进行干法刻蚀。所述干法刻蚀的方法为本领域技术人员所熟知的，故在此不再赘述。

参考图12和图13，去除所述图形化的光刻胶层260和抗反射层250，并以所述侧墙240为掩模刻蚀剩余的第一掩模层220和部分介质层210。

具体地，首先去除所述图形化的光刻胶层260和抗反射层250，形成如图12所示的结构。所述去除所述图形化的光刻胶层260和抗反射层250的方法对于本领域技术人员是熟知的，故在此不再赘述。

然后，参考图13，以所述侧墙240为掩模干法刻蚀剩余的第一掩模层220和部分介质层210。所述干法刻蚀的方法为本领域技术人员为熟知的，故在此不再赘述。

参考图14和图15，去除所述侧墙240，并以第一掩模层220为掩模，刻蚀剩余的介质层210。

具体地，湿法刻蚀去除所述侧墙240，形成如图14所示的结构。在本实施例中，所述侧墙240的材料为氮化硅，因此，所述湿法刻蚀的液体可以为磷酸。所述湿法刻蚀的方法为本领域技术人员所熟知的，故在此不再赘述。

参考图15，以第一掩模层220为掩模，干法刻蚀剩余的介质层210，以最终形成通孔。所述干法刻蚀的方法为本领域技术人员所熟知的，故在此不再赘述。

在后续制程中，为了实现金属互连，还需要向通孔中沉积金属等步骤，其与现有技术的相类似，为本领域技术人员所熟知的，故在此不再赘述。

另外，需要说明的是，在其他实施例中，可以在所述第二掩模层230的侧面形成侧墙240之后(参考图9)，且在沉积抗反射层250之前(参考图10)，增加对所述侧墙240进行线性裁切的步骤。

其中，图16是图9所示的半导体器件的俯视结构示意图，图17是对图9所示的半导体器件的侧墙240线性裁切后的俯视示意图。

具体地，参考图9和图16，在所述第二掩模层230的侧面形成侧墙240之后，所述侧墙240的侧视结构如图16所示，即所述侧墙240环绕包围所述第二掩模层230。但是所述侧墙240平行于A-A′方向的两侧部分并不用于定义金属连线的尺寸，为了便于后续工艺的进行，减小对半导体器件中其他尺寸的影响，需要对所述侧墙240平行于A-A′方向的两侧部分进行去除，以形成如图17所示的结构。在本实施例中，采用干法刻蚀去除所述侧墙240平行于A-A′方向的两侧部分。当然，在其他实施例中，还可以采用现有技术中的其他方法，此为本领域技术人员所熟知的，故在此不再赘述。

类似地，在前段制程中，也可以采用本发明半导体器件的制造方法来形成接触孔或者沟槽等。前述实施例仅为举例说明，其不应限制本发明的保护范围，本领域技术人员可以根据本发明的精神做类似推广。

综上，本技术方案的半导体器件的制造方法，至少具有如下有益效果：

利用本实施例的方法形成的半导体器件，不会出现其实际尺寸大于其设计尺寸的情况。这是因为，本发明在刻蚀形成所需的半导体器件时，所述侧墙240与所述第一掩模层220同时作为掩模，避免了较薄的第一掩模层220被刻蚀掉，进而导致形成的半导体器件的实际尺寸大于设计的尺寸。因此，本技术方案的半导体器件的制造方法，能精确地控制所形成的半导体器件的特征尺寸，提高半导体器件的性能。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上依次形成有介质层、第一掩模层和第二掩模层；

在所述第二掩模层的侧面形成侧墙；

形成图形化的光掩模层，覆盖所述第二掩模层、侧墙和第一掩模层；

以所述图形化的光掩模层为掩模，依次刻蚀所述第二掩模层、第一掩模层和介质层；

去除所述图形化的光掩模层，并以所述侧墙为掩模刻蚀剩余的第一掩模层以及部分介质层；

去除所述侧墙，并以第一掩模层为掩模，刻蚀剩余的介质层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述介质层的材料为低介电常数材料。

3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述介质层的材料为超低介电常数材料。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述图形化的光掩模层的开口尺寸大于所述第二掩模层的尺寸。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩模层为金属硬掩模层。

6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述第一掩模层的材料包括氮化钛、氮化硼或者两者的组合。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩模层的厚度小于或等于

8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二掩模层的材料为氧化硅；所述侧墙的材料为氮化硅。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，以所述图形化的光掩模层为掩模，依次干法刻蚀所述第二掩模层、第一掩模层和介质层。

10.如权利要求1所述的半导体器件的制造方法，其特征在于，去除所述图形化的光掩模层，并以所述侧墙为掩模干法刻蚀剩余的第一掩模层以及部分介质层。

11.如权利要求1所述的半导体器件的制造方法，其特征在于，湿法刻蚀去除所述侧墙，并以第一掩模层为掩模，干法刻蚀剩余的介质层。

12.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括：在所述第二掩模层的侧面形成侧墙之后，且在形成图形化的光掩模层之前，对所述侧墙进行线性裁切。

13.如权利要求12所述的半导体器件的制造方法，其特征在于，采用干法刻蚀对所述侧墙进行线性裁切。