CN103021860B - 沟渠晶体管 - Google Patents

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Abstract

本发明涉及沟渠晶体管。本发明还揭露一种形成装置的方法。提供一种定义有装置区的衬底，于该衬底的该装置区内形成埋入式掺杂区，于该衬底的该装置区的沟渠内形成栅极，于该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，形成相邻该栅极的表面掺杂区。

Description

沟渠晶体管
技术领域
本发明是有关于一种具有快速切换速度及高崩溃电压的晶体管。
背景技术
横向扩散(Lateral Double-Diffused；LD)晶体管已广泛应用于高电压的应用中。该横向扩散晶体管的性能取决于漏极-源极导通电阻(Rdson)以及崩溃电压(breakdown voltage)。例如，低Rdson造成高切换速度，而高崩溃电压增加电压能力。
实现高崩溃电压的习知技术会造成在漏极与门极之间的距离增加。然而，随之而来将增加Rdson，以及不必要的降低切换速度。
发明内容
本发明是揭露形成装置的方法。于一个实施例中，该方法包括提供定义有装置区的衬底，该方法亦包括于该衬底的该装置区内形成埋入式掺杂区，该方法复包括于该衬底的该装置区的沟渠内形成栅极，于该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，该方法复包括形成相邻于该栅极的表面掺杂区。
于一个实施例中，本发明是揭露形成半导体装置的方法。该方法包括提供定义有装置区的衬底，该方法亦包括于该装置区内提供第一及第二装置掺杂井，该第一装置掺杂井包括第一极性型掺杂物，而该第二装置掺杂井包括第二极性型掺杂物。该第一装置掺杂井的深度大于该第二装置掺杂井的深度，该方法亦包括于该第二装置掺杂井内形成埋入式掺杂区，该方法复包括于该衬底的该装置区的沟渠内形成栅极，于该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，形成相邻于该栅极的表面掺杂区。
于又一个实施例中，本发明是揭露一种半导体装置。该半导体装置包括定义有装置区的衬底。该半导体装置亦包括于该衬底的该装置区内的埋入式掺杂区，该半导体装置复包括于该衬底的沟渠内的栅极，于该沟渠的侧壁上配置该装置的沟道。于该栅极下方配置该埋入式掺杂区。该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD。该半导体装置复包括相邻于该栅极的表面掺杂区。
通过如下的描述及附图，此处揭露的实施例等的优点及特征会变得明显。此外，可以理解此处所描述的各种实施例的特点是不会相互排斥，可以存在于不同的排列组合。
附图说明
于图式中，如参考符号一般是指于不同的视图参照相同的部分。此外，所附图式的大小均需配合本发明的原理。于如下的说明中，将参照如下的图式来描述本发明的各种实施例，其中：
图1a是显示装置的实施例的剖视图；
图1b是显示装置的另一实施例的剖视图；以及
图2a至2l是显示形成装置实施例的工艺的剖视图。
具体实施方式
实施例一般是有关于半导体装置。一些实施例中有关于装置如低功率损耗降压及升压调节器、功率放大器及电源管理电路。例如，此种装置能包含独立的装置、或集成电路(IC)如微控制器或***单芯片(SoC)。例如，该装置或集成电路可包含或使用电子产品如扬声器、计算机、手机及个人数字助理(PDA)。
图1a是显示装置100的实施例的剖视图。如图所示，该剖视图说明沿着沟道长度LC的装置。如图所示，该装置形成于定义在衬底105上的装置区110中。例如，该衬底为硅衬底如半导体衬底。于一个实施例中，该衬底可为p-型掺杂衬底。例如，该p型掺杂衬底为轻掺杂p型衬底。其它类型的半导体衬底亦可能是有用的。例如，该衬底可为硅锗、锗、镓砷化物，或绝缘层上覆晶(COI)如绝缘层上覆硅(SOI)。该衬底可为掺杂衬底。该衬底可能会掺杂p型或n型掺杂物。该掺杂衬底可为轻掺杂衬底。提供具有其它类型的掺杂物或浓度的衬底，其包括未掺杂的衬底亦可能是有用的。
该装置可包括具有不同掺杂浓度的掺杂区或井。例如，该装置可包括重掺杂区、中掺杂区及轻掺杂区。该掺杂区可指定由x-、x及x+表示，其中x表示该掺杂的极性如p型或n型，以及：
x-＝轻掺杂；
x＝中掺杂；
x+＝重掺杂。
轻掺杂区的掺杂浓度约低于5E13/cm3，中掺杂区的掺杂浓度大约为5E13-5E15/cm3，重掺杂区的掺杂浓度约高于5E15/cm3。p-型掺杂可包括硼(B)、铝(Al)、铟(In)、或其组合，而n-型掺杂可包括磷(P)、砷(As)、锑(Sb)、或其组合。
可提供隔离区180隔离或分离该衬底的不同区。于一个实施例中，通过装置隔离区180a，而将该装置区隔离于其它区或装置区。例如，该装置隔离区包围该装置区。例如，该隔离区为浅沟渠隔离(STI)区。其它类型的隔离区亦可采用。例如，隔离区可为深沟渠隔离(DTI)区。例如，该隔离区延伸约(埃)的深度。提供延伸到其它深度的隔离区如0.5-10微米(μm)作为深沟渠隔离区亦可能是有用的。于一个实施例中，该隔离区的宽度约0.3微米，提供具有不同深度及宽度的隔离区亦可能是有用的。
于一个实施例中，于该衬底内配置第一及第二装置掺杂井112及114，其中包括该装置区。于一个实施例中，该第二装置掺杂井配置于该第一装置掺杂井内。例如，该第一装置掺杂井的深度大于该第二装置掺杂井的深度。于其它实施例中，该第一装置掺杂井实质上配置于该装置区内。例如，该第一装置掺杂井延伸到深度约3-5微米。例如，通过装置的崩溃电压及隔离要求来决定该深度。例如，该第二装置掺杂井的深度及该第一装置掺杂井有关该第二装置掺杂井的相对深度应达到所需的崩溃电压及隔离要求。提供不同深度的第一装置掺杂井亦将可能是有用的。于一个实施例中，该第一装置掺杂井具有第一极性型掺杂物，而该第二装置掺杂井具有第二极性型掺杂物。
于一个实施例中，该第二装置掺杂井作为第一极性型装置的本体井，该第二装置掺杂井可掺杂第二极性型掺杂物。例如，该第二装置掺杂井的掺杂浓度可约为5E12-lE13/cm3。例如，该第一装置掺杂井作为该第一极性型掺杂的漂移井。该漂移井将该衬底与该本体隔离及轻掺杂漏极扩张，以提供高崩溃电压。该第一装置掺杂井可轻掺杂第一极性型掺杂物。例如，该第一装置掺杂井的掺杂浓度可约为1-5E12/cm3。于n型装置的情况下，该第一装置掺杂井可为n-，而该第二装置掺杂井可为p-。
提供内部装置隔离区180b以分离该装置区为子区。该内部装置隔离区可用以提供不同的子区作为不同类型的掺杂区如表面扩散区。例如，该内部装置隔离区提供介于其与该装置隔离区之间的本体区作为本体接触区175，以偏压该第二装置掺杂井。例如，该本体接触区可重掺杂第二极性型掺杂物。
例如，可于该装置区的一侧上提供该内部装置隔离区。如图所示，该内部装置隔离区可沿着该栅极的宽度方向配置于该装置区内。提供垂直于该栅极的宽度方向的内部装置隔离区亦可能是有用的。于一些实施例中，所提供两内部装置隔离区可提供两本体接触区。或者，该内部装置隔离区可由该装置区包围。其它内部装置隔离区的安排及配置亦可能是有用的。例如，可提供两个以上的装置隔离区。于其它实施例中，不提供内部装置区。例如，可采用与源极区毗连的本体接触。于某些应用中，本体接触区不需要无偏压本体井。
于该装置区内提供晶体管区116作为晶体管120。例如，该晶体管区是指该内部装置隔离区。例如，于该装置隔离区包围该内部装置隔离区的情况下，该晶体管区于该内部装置隔离区内。于提供两内部装置隔离区的情况下，于其间配置该晶体管区。于其它实施例中，如沿着该装置区的方向，于内部装置隔离区的情况下，该晶体管区介于该内部隔离区及装置隔离区之间。该晶体管区的其它配置亦可能是有用的。
该晶体管包括第一及第二源极/漏极(S/D)区150及160，是由栅极隔开。该S/D区为衬底中的重掺杂区。于一个实施例中，该S/D区具有第一极性型掺杂物的重掺杂区。例如，该S/D区可为n+掺杂区作为n型装置。于一个实施例中，该第一S/D区为源极，而该第二S/D区为漏极。S/D区的其它配置亦是有用的。
于一个实施例中，该栅极包括栅极电极140与门极介电130。该栅极介电分离该栅极电极与该衬底。例如，该栅极电极可为多晶硅。其它类型的栅极电极材料如复合材料亦可是有用的。于一些实施例中，该栅极电极可包括多个栅极电极层以形成复合栅极电极。例如，该复合栅极电极可为非晶硅、多晶硅及钨。该栅极电极的厚度(TG)可约为1500至4000埃。于一个实施例中，该栅极电极的厚度(TG)可约为2000埃。其它栅极电极的厚度亦可能是有用的。
至于该栅极介电可为氧化硅。其它类型的栅极介电材料亦可能是有用的。例如，氮氧化合物。该栅极介电为高电压栅极介电。该栅极介电的厚度可约为100-1000埃。其它栅极介电厚度亦可能是有用的。例如，该栅极介电的厚度可取决于栅极的最大电压(VGS)。
于一个实施例中，该晶体管为沟渠晶体管。该沟渠晶体管包括于衬底的沟渠内配置的栅极。该栅极介电衬上(line)沟渠侧壁及部分该沟渠底部，以分离该栅极电极及该衬底。该沟渠具有深度DT。于一个实施例中，该深度DT深于该第一及第二装置掺杂井的界面。例如，该沟渠延伸该第二装置掺杂井至该第一装置掺杂井中，该深度DT应足以使该栅极电极延伸至该第一装置掺杂井中。例如，该深度DT可能会比该装置掺杂井的界面约0.3微米(μm)更深。提供具有相对于该装置掺杂井的界面的其它深度亦是有用的。
相邻于该栅极的沟渠侧壁形成晶体管的沟道。于一个实施例中，相邻于该栅极的沟渠侧壁从该衬底的表面至该装置掺杂井的界面形成晶体管的沟道。该沟道长度LC为从该衬底的表面至装置掺杂井的界面的距离。例如，该沟道长度LC可约为0.3-3微米。其它沟道长度亦可能是有用的。例如，通过跨于该漏极及该源极的反向偏压(BVDSS)及该漏极-源极导通电阻(Rdson)来确定该沟道长度。
第一S/D区位于该衬底相邻于该栅极的表面。该第一S/D区具有约2000埃的深度。其它深度亦可能是有用的。于一个实施例中，该第一S/D区配置于该内部装置隔离区及该栅极之间。配置该第一S/D区于其它位置亦可能是有用的。
第二S/D区配置于该栅极下方的衬底内，以形成埋入式S/D区。该第二S/D区为垂直配置或偏移于该晶体管的沟道。例如，该第二S/D区配置于深度大于该第一及第二装置掺杂井的界面以及该第一装置掺杂井内。于一个实施例中，该第二S/D区配置于深度大于DT。介于该第二S/D区及沟道(例如，该装置掺杂井的界面)之间的距离定义该晶体管的漂移长度LD。该漂移长度LD应足以阻止该漏极端的关闭电压。例如，该漂移长度LD可约为0.5-1.5微米。其它长度LD亦可能是有用的。
于一个实施例中，从该栅极纵向及横向配置该第二S/D区。于一个实施例中，从该晶体管的沟道纵向及横向移开该第二S/D区。例如，该第二S/D区包括从该沟道纵向及横向的位移分量。因此，LD包括该第二S/D区的纵向及横向的位移分量。
该横向位移便于提供漏极连接件165，用于从该衬底的表面存取该第二S/D区。例如，配置该漏极连接件于相邻的栅极以及从该衬底的表面延伸至该第二S/D区。该漏极连接件包括导电材料。于一个实施例中，该漏极连接件包括多晶硅。例如，该漏极连接件重掺杂第一极性型掺杂物。其它类型的导电材料亦可用于形成该漏极连接件。
通过栅极绝缘体隔离该漏极连接件及该栅极。于一个实施例中，该栅极绝缘体包括主栅极绝缘体145及次栅极绝缘体135。该主栅极绝缘体可为氧化硅，而次栅极绝缘体可为氮化硅。该栅极绝缘体亦可以其它介电材料形成。其它配置的栅极绝缘体亦可能是有用的。例如，该栅极绝缘体可为单一栅极绝缘体或其它数个栅极绝缘体。
于该衬底之上可配置介电层190。据了解，附加层可介于该介电层及该衬底之间，例如，蚀刻停止层。该介电层可作为层间介电层(ILD)。例如，该介电层可为氧化硅。其它类型的介电材料如掺杂的SiO2，Boron-Doped Phosphosilicate Glass(BPSG)或BorophosphosilicateTetraethylorthosilicate(BPTEOS)亦可为有用的ILD层。
该第一S/D区、该第二S/D区域、该栅极电极及本体接触区分别作为该装置的源极、漏极、栅极及本体端。于该ILD层内提供包括接触195及导电线(未显示)的互连。该装置可包括多个互连层。例如，该接触提供连接该装置的终端。例如，提供接触至源极、漏极、栅极及本体接触区。
该本体端耦合至偏压源。于一个实施例中，该偏压源为0V接地。耦合该本体端至其它电压源亦可能是有用的。于一个实施例中，该本体端通常耦合至该晶体管的源极端(或第一S/D区)。
于一个实施例中，该装置区为对称的装置区。沿着该栅极的厚度方向观察，该装置区是对称的。例如，虚线分隔该装置区两半以互为镜像。例如，此将产生具有两个源极区、两个本体接触区、两个栅极及一个漏极连接件的对称装置。例如，该装置为双栅极晶体管。于其它实施例中，可提供该晶体管超过两个栅极。该装置的其它配置亦可能是有用的。例如，于装置区内可提供非对称装置。
如上所述，目前的装置具有较长的漂移区，而不需横向增加装置面积，允许该装置操作于较低的栅极-漏极电容(Cdg)及Rdson状态。由于较高的BVdd，这将大大增加该装置的效能及可靠性。通过纵向提供该源极，该栅极长度将不取决光刻容差。因此，可通过增加该沟渠深度、消除该横向限制以增加该栅极长度。此外，可轻易整合制造沟渠LDMOS装置的工艺至CMOS工艺，而不会产生额外的制造成本。
图1b显示装置100的另一个实际例。该装置相似于图1a所示的装置。因此，可能无法描述或详细描述共同的组件。如图所示，该装置包括形成于该装置区的第一及第二晶体管110a-b，并行耦合该第一及第二晶体管以形成指型配置(finger configuration)。共同耦合该晶体管相似类型的电极以形成指型配置。例如，共同耦合该晶体管的第一S/D区150、共同耦合该晶体管的第二S/D区160、共同耦合该晶体管的栅极140、并且共同耦合该晶体管的本体接触175。于其它实施例中，可以指型配置来耦合两个以上的晶体管。以指型配置耦合晶体管可增加该装置的驱动电流。
图2a至21是显示用以形成装置或集成电路的工艺的实施例的剖视图。请参照图2a，提供衬底105。该衬底可为硅衬底如轻p型掺杂衬底。其它类型的衬底包括硅锗或绝缘层上覆硅(silicon-on-insulator,SOI)亦很有用。
如图2a所示，于衬底上定义装置区110。虽然显示一个装置区，然而，据理解，该衬底可包括各类型区(未显示)。例如，该衬底可包括对装置的其它类型的其它装置区。该集成电路可包括形成逻辑装置的逻辑区。例如，根据形成集成电路的类型，该逻辑区可包括不同电压装置区。例如，该逻辑区可包括高电压(HV)装置区、中等或中间电压(IV)装置区及低电压(LV)装置区。逻辑区的其它配置亦可能是有用的。此外，亦可提供装置区的其它类型。
通过装置隔离区180a使其它区与该装置分离。该装置隔离区包围该装置区。于一个实施例中，该装置区亦包括内部装置隔离区180b以分离该装置区为第一及第二装置子区110a至110b。例如，该内部装置隔离区包围该第一装置子区。于一个实施例中，该装置隔离区及内部装置隔离区为同心状隔离区。例如，通过该内部装置隔离区分离该第一及第二装置子区、该第二装置子区完全包围该第一子区。于其它实施例中，配置该隔离区以提供部分包围该第一装置子区的第二装置子区，如第一装置子区的一、二或三侧。隔离区的其它配置亦可能是有用的。
可提供内部装置隔离区180b以分离装置区为子区。该内部装置隔离区可用以提供分离的子区为掺杂区的不同类型如表面扩散区。例如，可提供该内部装置隔离区于该装置区的一侧，沿着该栅极的宽度方向可配置该内部装置隔离于该装置区内。提供该内部器件隔离地区垂直于该栅极的宽度方向亦可能是有用的。
于其它实施例中，该装置区为对称的装置区。该装置区包括内部装置隔离区或于该装置隔离区内的区域。该内部装置隔离区可为同心配置于该装置区内的隔离区。于一些实施例中，可提供两个内部装置隔离区于该装置隔离区内。隔离区的其它配置亦可能是有用的。
例如，该隔离区为浅沟渠绝缘。可采用各种工艺以形成该浅沟渠绝缘区。例如，使用蚀刻及掩模技术，可蚀刻该衬底以形成填充介电材料如氧化硅的沟渠。可进行化学机械拋光(CMP)，以移除多余的氧化及提供平面衬底上表面。亦可以使用其它工艺或材料以形成该浅沟渠绝缘。于其它实施例中，该隔离可为其它类型的隔离区。例如，该浅沟渠绝缘的深度可约为3000至4500埃。该浅沟渠绝缘的其它深度亦可能是有用的。
于该装置区形成第一装置掺杂井112。该第一装置掺杂井作为该装置的漂移井。于一个实施例中，该第一装置掺杂井为深装置掺杂井。例如，第一装置掺杂井的深度可约为3-5微米。提供其它深度的第一装置掺杂井亦可能是有用的。例如，第一装置掺杂井的深度应足以产生形成于该装置内的晶体管所需的漂移长度LD。该第一装置掺杂井为第一极性型掺杂物作为第一极性型装置。例如，提供n型第一装置掺杂井作为n型装置。形成p型第一装置掺杂井作为p型装置亦可能是有用的。于一个实施例中，该第一装置掺杂井为轻掺杂井。其它掺杂浓度作为该第一装置掺杂井亦可能是有用的。
于该装置区内形成第二装置掺杂井114。该第二装置掺杂井作为该第一型晶体管的本体井。该第二装置掺杂井为第二极性型掺杂物。于一个实施例中，该第二装置掺杂井为轻或中掺杂装置井。例如，该第二装置掺杂井的掺杂浓度约为5E12-1E13/cm3。该第二装置掺杂井的其它掺杂浓度亦可能是有用的。于一个实施例中，于该第一装置掺杂井内形成该第二装置掺杂井。例如，该第二装置掺杂井具有比第一装置掺杂井较浅的深度。例如，该深度等于形成于该装置区内的晶体管所需的沟道长度。于一个实施例中，该第二装置掺杂井的深度约为0.8微米。该第二装置掺杂井的其它深度亦可能是有用的。
为了形成装置掺杂井，可使用曝露该装置区的植入掩模。例如，该植入掩模为光刻掩模图案化的光阻层。由于该装置的隔离区可作为植入掩模，这使得增加图案化工艺中的处理窗口以形成植入掩模。使用植入掩模，以植入掺杂物于该衬底内，以适当的剂量及能量植入掺杂物。例如，于一些实施例中，通过进行多个不同能量的植入，可形成装置掺杂井。
用于形成该装置掺杂井的植入工艺可兼容或相同于用于形成于该装置内的其它相似类型的井的工艺。例如，该工艺可与目前CMOS工艺兼容，用于形成相似类型的井。例如，在同一时间可形成该第一装置掺杂井作为深掺杂井。这使得目前CMOS植入掩模相同的光刻掩模，用以图案化该植入掩模作为该第一装置掩模。例如，目前CMOS植入掩模可定制包括该第一装置掺杂井的开口。于其它实施例中，可使用分离第一装置掺杂井以明确地订制该第一装置掺杂井的掺杂。在这种情况下，亦可以用相同的掩模形成该第二装置掺杂井。
进行退火。于一个实施例中，形成该第一及第二装置掺杂井之后进行退火。该退火从该植入扩散该掺杂物，是形成第一及第二装置掺杂井，从而延长该装置隔离区的底部。于其它实施例中，可进行单独退火作为该第一及第二装置掺杂井。例如，形成一个掺杂井之后可进行退火。
例如，形成该装置掺杂井之前可形成该隔离区。于其它实施例中，形成该隔离区及装置掺杂井的其它配置亦可能是有用的。
于衬底的表面上形成硬掩模层223。于一个实施例中，该硬掩模层为氮化硅。例如，该硬掩模层的厚度可约为1500埃。于硬掩模下方可提供垫层221。例如，该垫层可为氧化硅，该垫层可能有助于改善硬掩模对衬底的附着性，该垫层的厚度约为200埃。其它类型的硬掩模层或硬掩模层及垫层的组合亦可能是有用的。
图案化该硬掩模及垫层以形成曝露于该衬底表面的开口，该开口相应于形成该晶体管栅极的沟渠。可使用图案化该硬掩模、软掩模如光阻，使用光光刻掩模来图案化该光阻以制造一个开口。为了提高光刻分辨率，于该光阻下方可提供抗反射镀层(ARC)，可采用非等向性刻蚀如离子蚀刻(RIE)转移该光阻图案至该硬掩模。
请参照图2b，于衬底上形成沟渠228。于一个实施例中，使用该硬掩模作为蚀刻掩模，通过离子蚀刻形成沟渠。形成的沟渠具有比该第一及第二装置掺杂井的界面较深的深度DT。例如，该深度可于装置掺杂井下方约0.3微米。相对于该装置掺杂井的界面的其它深度亦可能是有用的。
例如，清洗该曝露的沟渠壁。例如，清洗该沟渠壁以移除任何从离子蚀刻的表面受损。于一个实施例中，通过曝露于温度范围约200至400℃的一段时间(约5到60秒)的氢电浆，可进行该沟渠壁的清洗，用以清洗该衬底的其它技术亦可能是有用的。例如，热处理。在该沟渠壁上进行热氧化以沉积氧化层。例如，通过湿蚀刻移除该氧化层。
如图2c所示，于该曝露的沟渠壁上形成栅极介电层230。于一个实施例中，该栅极介电层为氧化硅。其它类型的栅极介电材料如氮氧化硅亦可能是有用的。于一个实施例中，通过热处理形成该栅极介电层如热氧化。例如，通过于氧化环境中退火该衬底，经过湿氧化形成该介电层。例如，该湿氧化温度可约为750至900℃。例如，于温度约1000℃进行退火。另外，通过部分湿氧化可形成该介电层。于该曝露沟渠壁上，该热处理选择性地形成栅极介电层。形成该栅极介电层的其它技术亦可能是有用的。该栅极介电层的厚度约为100至1000埃。其它栅极介电层的厚度亦可能是有用的。
如图2d所示，于衬底上形成保护层235，其是覆盖该硬掩模与门极介电层。于后续处理期间，该保护层提供该栅极介电层保护免受损害以形成该装置。例如，该保护层为氮化硅。关于该栅极介电层，选择性地移除其它类型的材料亦可能是有用的。该保护层厚度约为100至500埃。其它的保护层厚度亦可能是有用的。例如，通过化学气相沉积(CVD)可形成该保护层。形成该保护层的其它技术亦可能是有用的。
请参照图2e所示，于沟渠侧壁上形成侧壁间隔件238。于一个实施例中，关于该保护层，可选择性地移除介电材料以形成该侧壁间隔。于一个实施例中，关于该保护层及随后形成的漏极连接器材料，可选择性地移除该介电材料。例如，从氧化硅形成该侧壁间隔件。其它类型的间隔件材料亦可能是有用的。例如，该间隔件材料可包括氮化硅。
为了形成该侧壁间隔件，于衬底上形成侧壁间隔件。该侧壁间隔件覆盖该保护层并衬上该衬底上及衬上该沟渠壁。例如，通过化学气相沉积来配置该侧壁间隔件层。用于形成该侧壁间隔件层的其它技术亦可能是有用的。于一个实施例中，于衬底上配置TEOS层。该侧壁间隔件层的厚度应等于该栅极电极与门绝缘层的厚度。于一个实施例中，该侧壁间隔层的厚度约为3000埃。其它侧壁间隔件层厚度亦可能是有用的。可进行非等向性蚀刻如离子蚀刻以移除横向部分的侧壁间隔件层，是于该沟渠侧壁上形成侧壁间隔件。
通过使用该侧壁间隔件及硬掩模作为蚀刻掩模的离子蚀刻以蚀刻该衬底。如图2f所示，该蚀刻形成漏极连接件沟渠229，该漏极连接件形成在漏极连接件沟渠229中。例如，该蚀刻移除曝露的保护层、栅极介电层及衬底，以形成该漏极连接件沟渠。该漏极连接件沟渠的深度应在该沟渠及沟道的底部之间产生所需的漂移长度LD。例如，从该衬底的表面，该漏极连接件沟渠的深度约为0.5至5微米。其它深度的漏极连接件沟渠亦可能是有用的。
掺杂物植入于该衬底。于一个实施例中，第一极性型掺杂物植入于该衬底。于该沟渠底部，使用该侧壁间隔件及硬掩模作为植入掩模，该植入形成掺杂区。进行退火以扩散及活化掺杂物，以形成埋入式掺杂区160。该埋入式掺杂区作为该装置的埋入式漏极区。于一个实施例中，形成具有第一极性型掺杂物重掺杂的埋入式掺杂区。例如，该埋入式掺杂区具有掺杂浓度约5E15/cm3，形成具有其它掺杂浓度的埋入式掺杂区亦可能是有用的。例如，可于能量范围约30至60千电子伏(KeV)内进行该植入能量。例如，该植入剂量的范围可约E15/cm2，可用于其它植入能量及/或剂量以形成该埋入式掺杂区。
请参照图2g，于衬底上沉积漏极连接件层252。该漏极连接件层填充该漏极连接件沟渠及覆盖衬底表面。于一个实施例中，该漏极连接件层为多晶硅。可形成该漏极连接件层为非结晶或结晶层。于一个实施例中，以第一极性型掺杂物重掺杂多晶硅层，以提供电性耦合至该埋入式掺杂区。可采用各种技术来掺杂该漏极连接件层，例如，原位掺杂或离子注入。于一个实施例中，该漏极连接件层为原位掺杂层。为了形成该漏极连接件层，如CVD的技术均可使用。其它技术亦可能是有用的。于一个实施例中，该漏极连接件层及该栅极电极最好为相同的材料。
于一些实施例中，该漏极连接件层及该栅极电极不需要相同的材料。其它类型的材料亦可用于形成该漏极连接件层。例如，该漏极连接件层可包括导电材料如钨。
于图2h中，进行平坦化工艺以移除该漏极连接件层多余的材料。于一个实施例中，进行拋光工艺如CVD，以移除该衬底表面多余的漏极连接件材料。其它类型的平坦化工艺亦可能是有用的，以移除多余的漏极连接件材料。于一个实施例中，平坦化工艺于该漏极连接件层及硬掩模之间产生平坦顶端面。另外，可对该漏极连接件采用过度拋光(over-polish)，以确保移除该多余的漏极连接件材料。例如，该过度拋光使凹进该漏极连接件材料于该硬掩模顶端面下方的沟渠。
请参照图2i，移除该侧壁间隔件。于一个实施例中，通过非等向性蚀刻如湿蚀刻来移除该侧壁间隔件。该蚀刻选择性地移除该漏极连接件165的侧壁间隔件及该保护层。例如，该蚀刻采用移除该侧壁间隔件的化学，留下该漏极连接件及剩余的保护层。移除该侧壁间隔件将遗留介于该沟渠侧壁之间的间隙及曝露部分的漏极连接件。该间隙作为形成栅极于其内的栅极沟渠。
于曝露部分的漏极连接件上形成栅极绝缘体层245。于一个实施例中，于曝露部分的漏极连接件上选择性地形成该栅极绝缘体层，于曝露部分的漏极连接件上采用热工艺，选择性地形成该栅极绝缘体层。于一个实施例中，采用热氧化工艺以形成氧化硅栅极绝缘体层。例如，通过湿式氧化法形成该氧化硅栅极绝缘体层。此外，通过干式氧化法形成该氧化硅栅极绝缘体层。形成其它类型的栅极绝缘体层亦可能是有用的。该栅极绝缘体层的厚度约为1000至4000埃。其它厚度的栅极绝缘体层亦可能是有用的。
请参照图2j，移除该保护层以曝露该栅极介电。于一个实施例中，使用湿蚀刻移除该保护层。该湿蚀刻选择性地移除该保护层，剩余该栅极介电，部分的保护层仍然形成次栅极绝缘体层135。
于该衬底上形成栅极电极层242。该栅极电极层填充该栅极沟渠及覆盖该衬底。于一个实施例中，该栅极电极层为多晶硅。可形成该栅极电极层作为非结晶及结晶层。可采用各种技术以沉积该栅极电极层，例如，原位掺杂或离子注入。其它类型的栅极电极材料亦可能是有用的。例如，该栅极电极可为硅化钨(WSix)。可通过CVD形成该栅极电极层。其它技术亦可能是有用的。
如图2k所示，移除该衬底上多余的栅极电极材料。使用平坦化工艺以移除多余的漏极连接件材料。于一个实施例中，使用拋光工艺如CMP来移除该衬底表面上多余的栅极电极材料。其它类型的平坦化工艺亦可能是有用的，以移除多余的栅极电极材料。例如，该硬掩模作为平坦化工艺中的拋光停止。于一个实施例，可采用过度拋光来确定移除漏极连接件顶端上的栅极绝缘材料，以形成主栅极绝缘体145。例如，该过度拋光使该材料(栅极及漏极连接件)凹进该漏极连接件材料于该硬掩模顶端面下方的沟渠内。该过度拋光亦可能会导致于该衬底的顶端面平坦化的沟渠内的材料。
如图所示，于该漏极连接件的任一侧，沿着该沟道的宽度方向形成栅极140。于其它实施例中，该栅极包围该漏极连接件，移除该硬掩模。于一个实施例中，使用湿蚀刻移除硬掩模。例如，使用湿蚀刻移除该垫氧化物。可于该衬底的表面上形成屏幕氧化物层，该屏幕氧化物层作为植入掩模，用于形成该第一S/D区及本体接触区。于另一个实施例中，该垫氧化物作为植入掩模用于形成该第一S/D区及本体接触区。形成该第一S/D区及本体接触区。以第一极性型掺杂物重掺杂该第一S/D区，而以第二极性型掺杂重掺杂该本体接触区。使用具有分离植入掩模的分离植入工艺来形成该第一S/D区及本体接触区。
以其它特定形式可实施其揭露，在不背离其精神及必要特征。因此，上述实施例可于各方面考量，而不限制此处所揭露。因此，通过附加的权利要求表示其揭露的范围，而不是由上述说明表示，以及所有变更必须拟接受其中权利要求的等效的意义及范围内。

Claims (20)

1.一种形成半导体装置的方法，包括：
提供定义有装置区的衬底；
于该衬底的该装置区内形成埋入式掺杂区；
于该衬底的该装置区的沟渠内形成栅极，该沟渠具有第一及第二部分，其中，于该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，其中，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，其中，形成该栅极包括：
于该沟渠内形成漏极连接件；
于该沟渠的该第一部分内的该漏极连接件的任一侧形成栅极绝缘体；以及
于该沟渠的该第一部分内的该栅极绝缘体的任一侧形成栅极电极；以及
形成相邻该栅极的表面掺杂区。
2.根据权利要求1所述的形成半导体装置的方法，其中，通过装置隔离区包围该装置区。
3.根据权利要求2所述的形成半导体装置的方法，其中，该装置区包括一个或多个内部装置区，将该装置区分割成多个子装置区。
4.根据权利要求3所述的形成半导体装置的方法，其中，该装置区包括：
第一装置掺杂井；以及
第二装置掺杂井，该第二装置掺杂井具有与该沟道的沟道长度LC相同的深度，
其中，该第一装置掺杂井的深度大于该第二装置掺杂井的深度。
5.根据权利要求4所述的形成半导体装置的方法，其中，该第一装置掺杂井包括第一极性型掺杂物，而该第二装置掺杂井包括第二极性型掺杂物。
6.根据权利要求5所述的形成半导体装置的方法，其中，实质上配置该第二装置掺杂井于该第一装置掺杂井内。
7.根据权利要求6所述的形成半导体装置的方法，其中，形成栅极于该沟渠内，包括：
于该第一及第二装置掺杂井内形成该沟渠。
8.根据权利要求7所述的形成半导体装置的方法，其中，形成该沟渠包括：
形成该沟渠的该第一部分，该第一部分的深度大于该第一及第二装置掺杂井的界面，其中，该第一部分的曝露侧壁内衬有栅极介电层；
于该栅极介电层上衬上保护层；
于该沟渠的该第一部分的侧壁上形成侧壁间隔件，留下部分该第一部分未填充；以及
蚀刻该第一装置掺杂井内的该衬底，以形成该沟渠的该第二部分，该侧壁间隔件作为蚀刻掩模。
9.如权利要求8所述的形成半导体装置的方法，其中，形成该漏极连接件包括于该沟渠内填充漏极连接件层。
10.如权利要求9所述的形成半导体装置的方法，其中，形成该栅极绝缘体包括：
移除该侧壁间隔件，该侧壁间隔件的该移除留下介于该沟渠的该侧壁之间的间隙以及曝露部分该漏极连接件；以及
形成栅极绝缘体层于该漏极连接件的该曝露部分。
11.根据权利要求10所述的形成半导体装置的方法，其中，形成该栅极电极包括：
除了该栅极绝缘体所保护的该部分以外，移除该保护层，该剩余的保护层形成第二栅极绝缘体；
于沟渠的该侧壁之间的该间隙填充栅极电极层；
平坦化该栅极电极层，其中，该栅极电极层的顶端面实质上与该衬底的顶端面共平面。
12.一种形成半导体装置的方法，包括：
提供定义有装置区的衬底；
于该装置区内提供第一及第二装置掺杂井，其中，该第一装置掺杂井的深度大于该第二装置掺杂井的深度；
于该第一装置掺杂井内形成埋入式掺杂区；
于该衬底的该装置区的沟渠内形成栅极，该沟渠具有第一及第二部分，其中，于该该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，其中，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，其中，形成该栅极包括：
于该沟渠内形成漏极连接件；
于该沟渠的该第一部分内的该漏极连接件的任一侧形成栅极绝缘体；以及
于该沟渠的该第一部分内的该栅极绝缘体的任一侧形成栅极电极；以及
形成相邻该栅极的表面掺杂区。
13.根据权利要求12所述的形成半导体装置的方法，其中，该第二装置掺杂井的深度等于该沟道的沟道长度LC。
14.根据权利要求13所述的形成半导体装置的方法，其中，该第二装置掺杂井实质上配置于该第一装置掺杂井内。
15.根据权利要求14所述的形成半导体装置的方法，其中，形成栅极于该沟渠内包括：
于该第一及第二装置掺杂井内形成该沟渠。
16.根据权利要求15所述的形成半导体装置的方法，其中，形成该沟渠包括：
形成该沟渠的该第一部分，该第一部分的深度大于该第一及第二装置掺杂井的界面，其中，该第一部分的曝露侧壁内衬有栅极介电层；
于该栅极介电层上衬上保护层；
于该沟渠的该第一部分的侧壁上形成侧壁间隔件，留下部分该第一部分未填充；以及
蚀刻该第一装置掺杂井内的该衬底，以形成该沟渠的该第二部分，该侧壁间隔件作为蚀刻掩模。
17.根据权利要求16所述的形成半导体装置的方法，其中，形成该漏极连接件包括于该沟渠内填充漏极连接件层。
18.根据权利要求17所述的形成半导体装置的方法，其中，形成该栅极绝缘体包括：
移除该侧壁间隔件，该侧壁间隔件的该移除留下介于该沟渠的该侧壁之间的间隙以及曝露部分该漏极连接件；以及
于该漏极连接件的该曝露部分形成栅极绝缘体层。
19.根据权利要求18所述的形成半导体装置的方法，其中，形成该栅极电极包括：
除了该栅极绝缘体所保护的该部分以外，移除该保护层，该剩余的保护层形成第二栅极绝缘体；
于该沟渠的该侧壁之间的该间隙内填充栅极电极层；以及
平坦化该栅极电极层，其中，该栅极电极层的顶端面实质上与该衬底的顶端面共平面。
20.一种半导体装置，包括：
定义有装置区的衬底；
于该衬底的该装置区内的埋入式掺杂区；
于该装置区中的沟渠内的栅极该沟渠具有第一及第二部分，，其中，于该沟渠的侧壁上配置该装置的沟道，于该栅极下方配置该埋入式掺杂区，其中，该埋入式掺杂区至该沟道的距离为该装置的漂移长度LD，且其中，形成该栅极包括：于该沟渠内形成漏极连接件，于该沟渠的该第一部分内的该漏极连接件的任一侧形成栅极绝缘体，以及于该沟渠的该第一部分内的该栅极绝缘体的任一侧形成栅极电极；以及
相邻该栅极的表面掺杂区。
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