CN102981032B - 一种用于全电感电流波形的检测电路及方法 - Google Patents

Abstract

本发明公开了一种用于全电感电流波形的检测电路及方法；检测电路包括高侧开关、低侧开关、ISP模块、ISN模块和采样电阻；高侧开关与低侧开关串联连接在输入电压与地之间；高侧开关与低侧开关的串联连接端用于连接电感；高侧开关的控制端用于连接高侧开关控制信号，低侧开关的控制端用于连接低侧开关控制信号；ISP模块的三端分别与高侧开关的三端连接，ISP模块的第四端与采样电阻的一端连接；ISN模块的三端分别与低侧开关的三端连接，ISN模块的第四端与采样电阻的一端连接；采样电阻的另一端接地。本发明不使用电阻或变压器能够实现全电感电流波形检测采样，且将检测单元集成于芯片内部，降低终端客户的电路成本和设计难度。

Description

一种用于全电感电流波形的检测电路及方法

技术领域

本发明属于电流检测领域，更具体地，涉及一种用于全电感电流波形的检测电路及方法。

背景技术

平均电流模式(average current mode)是开关电源(swith mode powersupplies)的一种控制方式，通过控制电感电流的平均值来实现输出电流或者电压恒定的目的。为了得到电感电流的平均值需要对全电感电流波形进行检测，图1示出了一种典型的电感电流波形；图2为一种降压型(buck)开关电源电路的示意图，利用电阻与电感串联，通过检测电阻两端的电压来得到全电感电流波形信号，经过控制电路处理后得到控制开关的PWM信号(事实上在某些工作条件下控制高低端开关的信号可能并不相同，这里为简化描述假设控制两个开关的为同一个信号，低电平是高侧开关导通，低侧开关关闭，高电平时则相反)。显然使用采样电阻的方法会消耗一定的功率，为了减小消耗需使用较小的电阻，小而且对阻值的精度有一定要求的电阻并不易于集成在芯片内部。

图3是另外一种检测电流的方法，使用变压器分别检测高低侧开关的电流，检测到的电流加于检测电阻上得到完整的电感电流波形信号，这种方法的缺点是需使用变压器，无法集成在芯片内部，而且变压器体积较大不利于功率模块的小型化，同时使用变压器还会带来如磁芯饱和等额外的问题。

因为峰值电流模式(peak current mode)是一种常见的控制模式，其需要检测电感电流的峰值，故有较多用于检测高侧开关的电流(图2的Ip)的成熟的电路，但是目前未见有文献介绍集成于芯片内部的检测低侧开关的电流(图2的In)的方法。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种可以将检测单元集成于芯片内部且成本低的用于全电感电流波形的检测电路。

为实现上述目的，本发明提供了一种用于全电感电流波形的检测电路，包括高侧开关、低侧开关、ISP模块、ISN模块和采样电阻；所述高侧开关与所述低侧开关串联连接在输入电压与地之间；所述高侧开关与所述低侧开关的串联连接端用于连接电感；所述高侧开关的控制端用于连接高侧开关控制信号，所述低侧开关的控制端用于连接低侧开关控制信号；所述ISP模块的三端分别与所述高侧开关的三端连接，所述ISP模块的第四端与所述采样电阻的一端连接；所述ISN模块的三端分别与所述低侧开关的三端连接，所述ISN模块的第四端与所述采样电阻的一端连接；所述采样电阻的另一端接地。

更进一步地，所述高侧开关为第一PMOS管，所述低侧开关为第一NMOS管，所述第一PMOS管的栅极用于连接高侧开关控制信号，所述第一PMOS管的源极连接所述输入电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极用于连接低侧开关控制信号，所述第一NMOS管的源极接地。

更进一步地，所述ISP模块包括：第二PMOS管、第三PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一开关、第二开关以及用于提供偏置电流的第一恒流源、第二恒流源；所述第二PMOS管与所述第八PMOS管串联连接在所述输入电压与用于提供偏置电流的恒流源的正输入端之间；所述第三PMOS管与所述第九PMOS管串联连接在所述输入电压与用于提供偏置电流的第二恒流源的正输入端之间；第一恒流源的负端和第二恒流源的负端均接地；所述第二PMOS管的栅极与所述第三PMOS管的栅极连接后用于连接高侧开关控制信号；所述第八PMOS管的栅极与所述第九PMOS管的栅极连接后还与所述第九PMOS管的漏极连接；所述第二PMOS管与所述第八PMOS管的串联连接端通过所述第一开关与所述第一PMOS管的漏极连接；所述第十PMOS管的栅极与所述第八PMOS管的漏极连接；所述第十PMOS管的源极连接至所述第三PMOS管与所述第九PMOS管的串联连接端；所述第十PMOS管的漏极通过所述第二开关与所述采样电阻的一端连接。

更进一步地，所述第一PMOS管、第二PMOS管和第三PMOS管宽长比的比例为(N-1)∶1∶1。

更进一步地，所述ISN模块包括：第四PMOS管、第五PMOS管、第二NMOS管、第三NMOS管、误差放大器、第三开关；所述第五PMOS管、第三NMOS管和第二NMOS管依次串联连接在所述输入电压与所述第一NMOS管的漏极之间；所述误差放大器的反相输入端连接至所述第三NMOS管与所述第二NMOS管的串联连接端，所述误差放大器的正相输入端接地，所述误差放大器的输出端连接至所述第三NMOS管的栅极；所述第二NMOS管的栅极与所述第一NMOS管的栅极连接；所述第四PMOS管的源极连接至所述输入电压，所述第四PMOS管的栅极与所述第五PMOS管的栅极和漏极连接；所述第四PMOS管的漏极通过所述第三开关与所述采样电阻的一端连接。

更进一步地，所述第一NMOS管与所述第二NMOS管宽长比的比例为(N-1)∶1。

更进一步地，所述ISN模块包括：第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第六PMOS管、第七PMOS管和第四开关；所述第七NMOS管与所述第六NMOS管依次串联连接在用于提供偏置电流的第三恒流源的负端与地之间；所述第八NMOS管与所述第四NMOS管依次串联连接在用于提供偏置电流的第四恒流源的负端与所述第一NMOS管的漏极之间；所述第五NMOS管与所述第六PMOS管依次串联连接在所述第八NMOS管与所述第四NMOS管的串联连接端与所述输入电压之间；所述第七NMOS管的栅极与所述第八NMOS管的栅极和漏极连接，所述第六NMOS管的栅极与所述第四NMOS管的栅极连接后再与所述第一NMOS管的栅极连接，所述第五NMOS管的栅极与所述第七NMOS管的漏极连接；所述第七PMOS管的栅极与所述第六PMOS管的栅极和漏极连接，所述第七PMOS管的源极与所述输入电压连接，所述第七PMOS管的漏极通过所述第四开关与所述采样电阻的一端连接。

更进一步地，所述第一NMOS管、第四NMOS管和第六NMOS管的宽长比的比例为(N-1)∶1∶1。

本发明还提供了一种用于全电感电流波形的检测方法，包括下述步骤：

S1：检测高侧开关打开时的电流并按N∶1的比例输出至采样电阻上转换成电压；

S2：检测低侧开关打开时的电流并按N∶1的比例输出至采样电阻；通过公式VRS＝RS*I_L/N获得流过电感的电流I_L；所述N为流过电感的电流与流过采样电阻的电流的比例。

本发明提供的检测电路不使用电阻或者变压器能够实现全电感电流波形检测采样，并且将检测单元集成于芯片内部，降低终端客户的电路成本和设计难度。

附图说明

图1是现有技术提供的一种典型的电感电流波形示意图；

图2是现有技术提供的一种降压型开关电源电路的示意图；

图3是现有技术提供的另一种检测电流的检测电路的原理结构示意图；

图4是本发明实施例提供的一种用于检测全电感电流波形的检测电路的原理结构示意图；

图5是本发明实施例提供的检测电路中ISP模块的具体电路图；

图6是本发明实施例提供的检测电路中ISN模块的一种具体电路图；

图7是本发明实施例提供的检测电路中ISN模块的另一种具体电路图；

图8是本发明实施例提供的用于检测全电感电流波形的检测方法的实现流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图4示出了本发明实施例提供的一种用于检测全电感电流波形的检测电路的原理结构；为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

一种用于全电感电流波形的检测电路包括高侧开关MP1、低侧开关MN1、ISP模块1、ISN模块2和采样电阻RS；高侧开关MP1与低侧开关MN1串联连接在输入电压VIN与地之间；高侧开关MP1与低侧开关MN1的串联连接端用于连接电感；高侧开关MP1的控制端用于连接高侧开关控制信号GP，低侧开关MN1的控制端用于连接低侧开关控制信号GN；ISP模块1的三端分别与高侧开关MP1的三端连接，ISP模块1的第四端与采样电阻RS的一端连接；ISN模块2的三端分别与低侧开关MN1的三端连接，ISN模块2的第四端与采样电阻RS的一端连接；采样电阻RS的另一端接地。其中，ISP模块1为高侧开关电流检测模块，ISN模块2为低侧开关电流检测模块。

在本发明实施例中，ISP模块1检测高侧开关打开时的电流并按N∶1的比例输出至采样电阻RS上转换成电压供控制电路3使用，ISN模块2检测低侧开关打开时的电流同样按N∶1的比例输出至采样电阻RS，这样采样电阻RS上的电压VRS＝RS*I_L/N，其中I_L为流过电感的电流。该检测电路不使用电阻或者变压器能够实现全电感电流波形检测采样，并且将检测单元集成于芯片内部，降低终端客户的电路成本和设计难度。

作为本发明的一个实施例，高侧开关可以为第一PMOS管MP1，低侧开关可以为第一NMOS管MN1，第一PMOS管MP1的栅极用于连接高侧开关控制信号GP，第一PMOS管MP1的源极连接输入电压VIN，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极连接，第一NMOS管MN1的栅极用于连接低侧开关控制信号GN，第一NMOS管MN1的源极接地。

图5示出了ISP模块1的具体电路；ISP模块1包括第二PMOS管MP2、第三PMOS管MP3、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第一开关S0、第二开关S1，第一恒流源IB1，第二恒流源IB2；第二PMOS管MP2与第八PMOS管MP8串联连接在输入电压VIN与用于提供偏置电流的第一恒流源IB1的正输入端之间；第三PMOS管MP3与第九PMOS管MP9串联连接在输入电压VIN与用于提供偏置电流的第二恒流源IB2的正输入端之间；第二PMOS管MP2的栅极与第三PMOS管MP3的栅极连接后用于连接高侧开关控制信号GP；第八PMOS管MP8的栅极与第九PMOS管MP9的栅极连接后还与第九PMOS管MP9的漏极连接；第二PMOS管MP2与第八PMOS管MP8的串联连接端通过第一开关S0与第一PMOS管MP1的漏极连接；第十PMOS管MP10的栅极与第八PMOS管的漏极连接；第十PMOS管MP10的源极连接至第三PMOS管MP3与第九PMOS管MP9的串联连接端；第十PMOS管MP10的漏极通过第二开关S1与采样电阻RS的一端连接。其中，第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3宽长比的比例为(N-1)∶1∶1，采样得到的电流IP2＝IP/N；N是用作开关的MOS管的宽长比与检测电路中电流采样MOS管的宽长之比例，(电感电流是安培级别的，而电路内部易于处理的电流为毫安级别的故N的取值通常在1000以上)。

ISP模块1的工作原理：当高侧开关控制信号GP为低MP1打开(此时低侧开关关闭)，输入电压通过MP1到加到电感上，电感电流缓慢上升(如图1)，S0闭合，MP2的漏端与MP1的漏端短接，MP2的栅极、源极、漏极三端电位与MP1一致，根据MOS管的特性，这种情况下流过MP1、MP2的电流之比例等于MP1的宽长比与MP2的宽长比之比，即(N-1)∶1；MP8、MP9、MP10、IB1、IB2使得MP3漏端的电位跟随MP2的电位MP3与MP2的尺寸相同，故流过的电流也相同，因此有：I_DMP3＝I_DMP2＝IP1+IB1，设定IB2＝IB1，因此可以得出IP2＝I_DMP3-IB2，由上可以看出IP2＝IP1。

流过电感的电流是流过MP1的电流与IP1之和，即为IP1的N-1+1＝N倍，IP2与IP1相等并通过开关S1流到采样电阻RS上转换成电压，从而得到了一个上升斜率与电感电流一致的，VRS＝RS*I_L/N的电压信号。

通常在CMOS工艺中PMOS电路都易于改成与之对应的NMOS电路例如电流源与电流沉，但在本发明实施例中因为在高侧开关关断后LX端是负压，低于地电位，在工作中NMOS接LX一端实际上是源端，而ISP中PMOS接LX的一端是漏端，故ISN模块2无法直接从ISP模块1改换过来，需另外设计。图6示出了第一实施例提供的ISN模块2的具体电路；ISN模块2包括第四PMOS管MP4、第五PMOS管MP5、第二NMOS管MN2、第三NMOS管MN3、误差放大器EA、第三开关S2；第五PMOS管MP5、第三NMOS管MN3和第二NMOS管MN2依次串联连接在输入电压VIN与第一NMOS管的漏极之间；误差放大器EA的反相输入端连接至第三NMOS管MN3与第二NMOS管MN2的串联连接端，误差放大器EA的正相输入端接地，误差放大器EA的输出端连接至第三NMOS管MN3的栅极；第二NMOS管的栅极与第一NMOS管的栅极连接；第四PMOS管MP4的源极连接至输入电压VIN，第四PMOS管MP4的栅极与第五PMOS管MP5的栅极和漏极连接；第四PMOS管MP4的漏极通过第三开关S2与采样电阻RS的一端连接。误差放大器EA和第三NMOS管MN3的作用是在低侧开关导通期间保持A1点电位与地相等，如上文所述，当高侧开关关闭低侧开关打开，电感通过低侧开关接到地，电感电流下降(图1)此时LX为负压，LX端为MN1、MN2的源端，MN1接地的一端为漏端，因为漏、栅、源电压均相等流过MN1、MN2的电流的比例等于MN1的宽长比与MN2的宽长比之比，即(N-1)∶1，如此即可得到此时流过电感的电流等于流过MN1的电流加上流过MN2的电流即为流过MN2的电流的N-1+1＝N倍；流过MN2的电流通过由MP4、MP5组成的电力镜镜像出去通过S2加于采样电阻RS上，即采得了低侧开关的波形信号。其中，第一NMOS管MN1与所述第二NMOS管MN2宽长比的比例为(N-1)∶1。

图7示出了第二实施例提供的ISN模块2的具体电路；不采用误差放大器EA的另外一种电路方案，ISN模块2包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第六PMOS管MP6、第七PMOS管MP7和第四开关S3；第七NMOS管MN7与第六NMOS管MN6依次串联连接在用于提供偏置电流的恒流源IB3的负端与地之间；第八NMOS管MN8与第四NMOS管MN4依次串联连接在用于提供偏置电流的恒流源IB4的负端与第一NMOS管MN1的漏极之间；第五NMOS管MN5与第六PMOS管MP6依次串联连接在第八NMOS管MN8与第四NMOS管MN4的串联连接端与输入电压VIN之间；第七NMOS管MN7的栅极与第八NMOS管MN8的栅极和漏极连接，所述第六NMOS管MN6的栅极与所述第四NMOS管MN4的栅极连接后再与第一NMOS管MN1的栅极连接，第五NMOS管MN5的栅极与第七NMOS管MN7的漏极连接；第七PMOS管MP7的栅极与第六PMOS管MP6的栅极和漏极连接，第七PMOS管MP7的源极与输入电压VIN连接，第七PMOS管MP7的漏极通过第四开关S3与采样电阻RS的一端连接。其中，第一NMOS管MN1、第四NMOS管MN4和第六NMOS管MN6的宽长比的比例为(N-1)∶1∶1；偏置电流IB3＝IB4。

结合图7详述ISN模块2的工作原理如下：NMOS管MN1、MN4、MN6工作于线性区可以分别等效为3个电阻R1、R4、R6，且R4＝R6＝R1*(N-1)由于IB3、IB4、MN7、MN8、MN5的作用使得MN6的漏端电压MN4漏端A1的电压相等：IB3*R6＝(IB4+I_DMN5)*R4-I_DMN1*R1，I_DMN5为流过第五NMOS管的电流，I_DMN1为流过低侧开关的电流，所以当IB4远小于I_DMN5时，流过电感的电流与I_DMN5之比为N∶1。流过MN5的电流通过MP6与MP7组成的电流镜镜像出去通过开关S3加于采样电阻RS上即采得了低侧开关的波形信号，ISP模块与ISN模块分别在高侧开关导通和低侧开关导通时输出采样电流至RS，由此得到了完整周期的电感电流波形。

图8示出了本发明实施例提供的用于检测全电感电流波形的检测方法的实现流程；该检测方法具体包括下述步骤：

S1：检测高侧开关打开时的电流并按N∶1的比例输出至采样电阻RS上转换成电压共控制电路使用；

S2：检测低侧开关打开时的电流并按N∶1的比例输出至采样电阻RS；通过公式VRS＝RS*I_L/N获得流过电感的电流I_L。

其中，N为流过电感的电流I_L与流过采样电阻RS的电流的比例，用作低侧开关的NMOS的宽长比(W1/L1)与ISN模块2中第四NMOS的宽长比之比例(W1/L1)∶(W4/L4)为(N-1)∶1。

本发明提供了一种新的有效的检测全电感电流波形的检测电路与方法，不用变压器便于集成与芯片上，不用电阻，提高了效率。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种用于全电感电流波形的检测电路，其特征在于，包括高侧开关、低侧开关、ISP模块、ISN模块和采样电阻；

所述高侧开关与所述低侧开关串联连接在输入电压与地之间；所述高侧开关与所述低侧开关的串联连接端用于连接电感；所述高侧开关的控制端用于连接高侧开关控制信号，所述低侧开关的控制端用于连接低侧开关控制信号；

所述ISP模块的三端分别与所述高侧开关的三端连接，所述ISP模块的第四端与所述采样电阻的一端连接；

所述ISN模块的三端分别与所述低侧开关的三端连接，所述ISN模块的第四端与所述采样电阻的一端连接；

所述采样电阻的另一端接地；

所述ISP模块检测高侧开关打开时的电流并按N:1的比例输出至采样电阻上转换成电压供控制电路使用；

所述高侧开关为第一PMOS管，所述低侧开关为第一NMOS管，所述第一PMOS管的栅极用于连接高侧开关控制信号，所述第一PMOS管的源极连接所述输入电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极用于连接低侧开关控制信号，所述第一NMOS管的源极接地；

所述ISP模块包括：第二PMOS管、第三PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一开关、第二开关以及用于提供偏置电流的第一恒流源、第二恒流源；

所述第二PMOS管与所述第八PMOS管串联连接在所述输入电压与用于提供偏置电流的恒流源的正输入端之间；

所述第三PMOS管与所述第九PMOS管串联连接在所述输入电压与用于提供偏置电流的第二恒流源的正输入端之间；

第一恒流源的负端和第二恒流源的负端均接地；

所述第二PMOS管的栅极与所述第三PMOS管的栅极连接后用于连接高侧开关控制信号；

所述第八PMOS管的栅极与所述第九PMOS管的栅极连接后还与所述第九PMOS管的漏极连接；

所述第二PMOS管与所述第八PMOS管的串联连接端通过所述第一开关与所述第一PMOS管的漏极连接；

所述第十PMOS管的栅极与所述第八PMOS管的漏极连接；所述第十PMOS管的源极连接至所述第三PMOS管与所述第九PMOS管的串联连接端；所述第十PMOS管的漏极通过所述第二开关与所述采样电阻的一端连接；

所述ISN模块检测低侧开关打开时的电流按N:1的比例输出至采样电阻，通过公式VRS＝RS*I_L/N获得流过电感的电流I_L；所述N为流过电感的电流与流过采样电阻的电流的比例，RS为采样电阻，VRS为采样电阻RS上的电压；

其中，所述ISN模块还包括：第四PMOS管、第五PMOS管、第二NMOS管、第三NMOS管、误差放大器、第三开关；

所述第五PMOS管、第三NMOS管和第二NMOS管依次串联连接在所述输入电压与所述第一NMOS管的漏极之间；

所述误差放大器的反相输入端连接至所述第三NMOS管与所述第二NMOS管的串联连接端，所述误差放大器的正相输入端接地，所述误差放大器的输出端连接至所述第三NMOS管的栅极；

所述第二NMOS管的栅极与所述第一NMOS管的栅极连接；

所述第四PMOS管的源极连接至所述输入电压，所述第四PMOS管的栅极与所述第五PMOS管的栅极和漏极连接；所述第四PMOS管的漏极通过所述第三开关与所述采样电阻的一端连接。

2.如权利要求1所述的检测电路，其特征在于，所述第一PMOS管、第二PMOS管和第三PMOS管宽长比的比例为(N-1):1:1。

3.如权利要求1所述的检测电路，其特征在于，

所述第一NMOS管与所述第二NMOS管宽长比的比例为(N-1):1。

4.一种用于全电感电流波形的检测电路，其特征在于，包括高侧开关、低侧开关、ISP模块、ISN模块和采样电阻；

所述高侧开关与所述低侧开关串联连接在输入电压与地之间；所述高侧开关与所述低侧开关的串联连接端用于连接电感；所述高侧开关的控制端用于连接高侧开关控制信号，所述低侧开关的控制端用于连接低侧开关控制信号；

所述ISP模块的三端分别与所述高侧开关的三端连接，所述ISP模块的第四端与所述采样电阻的一端连接；

所述ISN模块的三端分别与所述低侧开关的三端连接，所述ISN模块的第四端与所述采样电阻的一端连接；

所述采样电阻的另一端接地；

所述ISP模块检测高侧开关打开时的电流并按N:1的比例输出至采样电阻上转换成电压供控制电路使用；

所述高侧开关为第一PMOS管，所述低侧开关为第一NMOS管，所述第一PMOS管的栅极用于连接高侧开关控制信号，所述第一PMOS管的源极连接所述输入电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极用于连接低侧开关控制信号，所述第一NMOS管的源极接地；

所述ISP模块包括：第二PMOS管、第三PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一开关、第二开关以及用于提供偏置电流的第一恒流源、第二恒流源；

所述第二PMOS管与所述第八PMOS管串联连接在所述输入电压与用于提供偏置电流的恒流源的正输入端之间；

所述第三PMOS管与所述第九PMOS管串联连接在所述输入电压与用于提供偏置电流的第二恒流源的正输入端之间；

第一恒流源的负端和第二恒流源的负端均接地；

所述第二PMOS管的栅极与所述第三PMOS管的栅极连接后用于连接高侧开关控制信号；

所述第八PMOS管的栅极与所述第九PMOS管的栅极连接后还与所述第九PMOS管的漏极连接；

所述第二PMOS管与所述第八PMOS管的串联连接端通过所述第一开关与所述第一PMOS管的漏极连接；

所述第十PMOS管的栅极与所述第八PMOS管的漏极连接；所述第十PMOS管的源极连接至所述第三PMOS管与所述第九PMOS管的串联连接端；所述第十PMOS管的漏极通过所述第二开关与所述采样电阻的一端连接；

所述ISN模块检测低侧开关打开时的电流按N:1的比例输出至采样电阻，通过公式VRS＝RS*I_L/N获得流过电感的电流I_L；所述N为流过电感的电流与流过采样电阻的电流的比例，RS为采样电阻，VRS为采样电阻RS上的电压；

其中，所述ISN模块还包括：第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第六PMOS管、第七PMOS管和第四开关；

所述第七NMOS管与所述第六NMOS管依次串联连接在用于提供偏置电流的第三恒流源的负端与地之间；

所述第八NMOS管与所述第四NMOS管依次串联连接在用于提供偏置电流的第四恒流源的负端与所述第一NMOS管的漏极之间；

所述第五NMOS管与所述第六PMOS管依次串联连接在所述第八NMOS管与所述第四NMOS管的串联连接端与所述输入电压之间；

所述第七NMOS管的栅极与所述第八NMOS管的栅极和漏极连接，所述第六NMOS管的栅极与所述第四NMOS管的栅极连接后再与所述第一NMOS管的栅极连接，所述第五NMOS管的栅极与所述第七NMOS管的漏极连接；

所述第七PMOS管的栅极与所述第六PMOS管的栅极和漏极连接，所述第七PMOS管的源极与所述输入电压连接，所述第七PMOS管的漏极通过所述第四开关与所述采样电阻的一端连接。

5.如权利要求4所述的检测电路，其特征在于，

所述第一NMOS管、第四NMOS管和第六NMOS管的宽长比的比例为(N-1):1:1。

6.一种用于全电感电流波形的检测方法，其特征在于，包括高侧开关、低侧开关、ISP模块、ISN模块和采样电阻；

所述高侧开关与所述低侧开关串联连接在输入电压与地之间；所述高侧开关与所述低侧开关的串联连接端用于连接电感；所述高侧开关的控制端用于连接高侧开关控制信号，所述低侧开关的控制端用于连接低侧开关控制信号；

所述ISP模块的三端分别与所述高侧开关的三端连接，所述ISP模块的第四端与所述采样电阻的一端连接；

所述ISN模块的三端分别与所述低侧开关的三端连接，所述ISN模块的第四端与所述采样电阻的一端连接；

所述采样电阻的另一端接地；

包括下述步骤：

S1：所述ISP模块检测高侧开关打开时的电流并按N:1的比例输出至采样电阻上转换成电压；

S2：所述ISN模块检测低侧开关打开时的电流并按N:1的比例输出至采样电阻；通过公式VRS＝RS*I_L/N获得流过电感的电流I_L；所述N为流过电感的电流与流过采样电阻的电流的比例，RS为采样电阻，VRS为采样电阻RS上的电压；

所述高侧开关为第一PMOS管，所述低侧开关为第一NMOS管，所述第一PMOS管的栅极用于连接高侧开关控制信号，所述第一PMOS管的源极连接所述输入电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极用于连接低侧开关控制信号，所述第一NMOS管的源极接地；

所述ISP模块包括：第二PMOS管、第三PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一开关、第二开关以及用于提供偏置电流的第一恒流源、第二恒流源；

所述第二PMOS管与所述第八PMOS管串联连接在所述输入电压与用于提供偏置电流的恒流源的正输入端之间；

所述第三PMOS管与所述第九PMOS管串联连接在所述输入电压与用于提供偏置电流的第二恒流源的正输入端之间；

第一恒流源的负端和第二恒流源的负端均接地；

所述第二PMOS管的栅极与所述第三PMOS管的栅极连接后用于连接高侧开关控制信号；

所述第八PMOS管的栅极与所述第九PMOS管的栅极连接后还与所述第九PMOS管的漏极连接；

所述第二PMOS管与所述第八PMOS管的串联连接端通过所述第一开关与所述第一PMOS管的漏极连接；

所述第十PMOS管的栅极与所述第八PMOS管的漏极连接；所述第十PMOS管的源极连接至所述第三PMOS管与所述第九PMOS管的串联连接端；所述第十PMOS管的漏极通过所述第二开关与所述采样电阻的一端连接；

所述ISN模块包括：第四PMOS管、第五PMOS管、第二NMOS管、第三NMOS管、误差放大器、第三开关；

所述第五PMOS管、第三NMOS管和第二NMOS管依次串联连接在所述输入电压与所述第一NMOS管的漏极之间；

所述误差放大器的反相输入端连接至所述第三NMOS管与所述第二NMOS管的串联连接端，所述误差放大器的正相输入端接地，所述误差放大器的输出端连接至所述第三NMOS管的栅极；

所述第二NMOS管的栅极与所述第一NMOS管的栅极连接；

所述第四PMOS管的源极连接至所述输入电压，所述第四PMOS管的栅极与所述第五PMOS管的栅极和漏极连接；所述第四PMOS管的漏极通过所述第三开关与所述采样电阻的一端连接；

或者，

所述ISN模块包括：第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第六PMOS管、第七PMOS管和第四开关；

所述第七NMOS管与所述第六NMOS管依次串联连接在用于提供偏置电流的第三恒流源的负端与地之间；

所述第八NMOS管与所述第四NMOS管依次串联连接在用于提供偏置电流的第四恒流源的负端与所述第一NMOS管的漏极之间；

所述第五NMOS管与所述第六PMOS管依次串联连接在所述第八NMOS管与所述第四NMOS管的串联连接端与所述输入电压之间；

所述第七NMOS管的栅极与所述第八NMOS管的栅极和漏极连接，所述第六NMOS管的栅极与所述第四NMOS管的栅极连接后再与所述第一NMOS管的栅极连接，所述第五NMOS管的栅极与所述第七NMOS管的漏极连接；

所述第七PMOS管的栅极与所述第六PMOS管的栅极和漏极连接，所述第七PMOS管的源极与所述输入电压连接，所述第七PMOS管的漏极通过所述第四开关与所述采样电阻的一端连接。