CN102970546B - 视频编码单元及其实现方法 - Google Patents

Abstract

本发明公开了一种视频编码单元及其实现方法，该视频编码单元包括DVI视频接口芯片等，DVI视频接口芯片、LVDS视频接口芯片都与第一总线选择开关连接，DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片都与CPLD芯片连接，RGB视频接口芯片、YPbPr视频接口芯片还都与第二总线选择开关连接，第一总线选择开关、第二总线选择开关、CPLD芯片与ASIC芯片连接，ASIC芯片与桥接芯片连接。本发明具有易于开发、功耗低、性能高等特点，完全可以满足机载高清视频记录***的需要。

Description

视频编码单元及其实现方法

技术领域

本发明涉及一种编码单元，特别是涉及一种视频编码单元及其实现方法。

背景技术

视频记录***是航电***中专门用于记录飞机座舱显示器视频画面的装置，它将飞行过程中的所有飞行控制画面完整地记录到非易失的存储介质中，供飞行结束后的地面分析使用，视频记录***主要由视频编码单元、主控单元、存储单元构成，信号流图如图1所示，视频编码单元接收多路高清视频并对其进行编码压缩，通过PCIE总线将压缩好的码流数据送给主控单元，主控单元负责对码流数据进行打包、文件管理，最后送入到存储单元中保存。

视频编码单元是视频记录***中最关键的部分，因为视频编码性能的好坏直接决定了图像质量的优劣，也间接影响到视频记录***内部总线数据吞吐率的需求和后端存储介质的容量需求，目前，视频编码标准大多采用ISO/IEC与ITU-T组成的联合视频组(JVT)制定的H.264/AVC标准，而实现该标准可以通过多种途径，如采用在CPU或DSP上运行视频压缩算法的方式实现，即常说的软编码，或采用FPGA（Field－Programmable Gate Array，现场可编程门阵列）芯片通过现场编程的手段实现对视频的编码处理，但上述方式或多或少都存在一些不可避免的缺陷，软编码方式技术难度大、开发门槛高、开发周期长且前端视频接口芯片选择面小，而采用FPGA芯片的方式虽然能够较灵活地实现对多路视频的编码，但因FPGA芯片在实现了视频编码的同时，内部的冗余单元仍处于工作状态，导致功耗较大。

发明内容

本发明所要解决的技术问题是提供一种视频编码单元及其实现方法，其具有易于开发、功耗低、性能高等特点，完全可以满足机载高清视频记录***的需要。

本发明是通过下述技术方案来解决上述技术问题的：一种视频编码单元，其特征在于，其包括DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片、第一总线选择开关、第二总线选择开关、CPLD芯片、ASIC芯片、桥接芯片，DVI视频接口芯片、LVDS视频接口芯片都与第一总线选择开关连接，DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片都与CPLD芯片连接，RGB视频接口芯片、YPbPr视频接口芯片还都与第二总线选择开关连接，第一总线选择开关、第二总线选择开关、CPLD芯片与ASIC芯片连接，ASIC芯片与桥接芯片连接，DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片的作用是将输入的各种不同格式的视频转换为ASIC芯片能够接受的数字视频模式，第一总线选择开关和第二总线选择开关根据ASIC芯片GPIO输出的电平信号选择其中一路数字视频信号输出。

优选地，所述ASIC芯片包括视频输入模块、视频预处理模块、H.264编码引擎、CPU模块、DDR控制器模块、时钟模块、GPIO模块、I2C模块、PCI接口、RS232调试串口、JTAG调试口等接口；视频输入模块接收输入的数字视频信号，对其进行解码处理，输出数据流到缓冲区等待视频预处理；视频预处理模块对视频执行去隔行、去噪、OSD叠加等操作；H.264编码引擎负责对视频进行H.264编码，根据设置的帧率、量化系数、码流大小、码率控制方式、关键帧间隔对视频进行编码处理；CPU模块是ASIC芯片内部的控制单元，它管理着整个芯片任务的调度和执行；DDR控制器模块是内存请求者与DDR存储器之间的接口，它执行所有的DDR存储器控制功能去支持来自用户接口的读写操作，使得用户逻辑无需考虑DDR存储器的控制和时钟问题而访问DDR存储器；时钟模块接收外部的时钟信号并通过内部PLL电路产生CPU模块的主频时钟和DDR存储器需要的工作时钟；GPIO模块用于生成或采集特定应用的输出或输入信号，如高低电平信号或上升、下降沿信号；I2C模块通过I2C总线控制外部的串行接口设备，如视频接口芯片，满足不同视频接口的需求；PCI接口内部集成PCI总线控制器，视频编码的最终数据将通过PCI接口输出到PCI主设备或桥接芯片，PCI主设备也通过PCI总线访问ASIC芯片的内部资源；RS232调试串口输出ASIC芯片的工作状态信息，可以实时观察芯片的工作情况；JTAG调试口多用于调试，可以辅助设计人员读写芯片内部的资源。

本发明还提供一种视频编码单元的实现方法，其特征在于，其包括以下步骤：

步骤一：选择ASIC芯片选型；ASIC芯片作为视频编码的主芯片，必须具备强大的视频编码能力，支持H.264Main profile和Baseline profile视频压缩格式，至少具备两路高清视频同时编码的能力，具有视频处理功能和***接口；

步骤二：选择视频接口芯片选型；针对不同的视频输入需用不同的接口芯片，视频接口芯片将原始信号转换为ASIC芯片所能接收的数字视频；

步骤三：PCI到PCIE总线转换；此步骤需根据ASIC芯片接口类型决定是否需要，若ASIC芯片本身具有PCIE总线接口，则该步骤不需要，若ASIC芯片为PCI总线接口，则需要PCI到PCIE总线的转换，可以通过增加CPU芯片或桥接芯片来完成总线转换；

步骤四：CPLD芯片的逻辑实现，CPLD芯片完成视频编码单元的逻辑控制，通过接收信号来产生视频编码单元需要的信号。

本发明的积极进步效果在于：本发明为机载视频记录***内部的视频编码单元提供了一种新的实现途径，它充分利用了ASIC芯片专用性强、效率高、实现简单的特点，配合不同的视频接口芯片可以实现多种不同输入格式视频的编码压缩，外总线采用PCIE总线同主控单元交联，连接关系简单、高效，采用CPLD芯片实现一些简单必要的逻辑控制，减少了大量控制芯片的使用，另外，本发明整体设计高效合理先进、功耗较同类产品具有绝对优势，将为机载视频记录***带来前所未有的变革。

附图说明

图1为现有视频记录***的原理框图。

图2为本发明视频编码单元的原理框图。

图3为本发明中ASIC芯片的原理框图。

图4为本发明视频编码单元的功能示意框图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图2所示，本发明视频编码单元包括DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片、第一总线选择开关、第二总线选择开关、CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）芯片、ASIC（Application Specific Integrated Circuit，专用集成电路）芯片、桥接芯片，DVI视频接口芯片、LVDS视频接口芯片都与第一总线选择开关连接，DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片都与CPLD芯片连接，RGB视频接口芯片、YPbPr视频接口芯片还都与第二总线选择开关连接，第一总线选择开关、第二总线选择开关、CPLD芯片与ASIC芯片连接，ASIC芯片与桥接芯片连接。

视频接口芯片（包括DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片等）的作用是将输入的各种不同格式的视频转换为ASIC芯片能够接受的数字视频模式，一般为24bit RGB(8:8:8)或16bit YCbCr4:2:2模式；因单颗ASIC芯片一般处理2路高清视频，当输入四路高清视频时，可以通过两颗总线选择开关实现四选二，即第一总线选择开关选择DVI或LVDS视频接口芯片输出的一路数字视频输出，第二总线选择开关选择RGB或YPbPr视频接口芯片输出的一路数字视频输出；CPLD芯片实现对前端视频有无的探测；ASIC芯片对输入的2路高清视频进行H.264的编码压缩并将编码后数据通过PCI总线送给桥接芯片；桥接芯片实现PCI总线到PCIE总线的转换，实现同主控单元的PCIE总线连接。

DVI视频接口芯片选型有多种方案可以选择，常用的有TI公司设计的TFP401和ADI公司设计的AD9388，两芯片支持的最大视频分辨率都为UXGA（1600×1200），最大像素频率为165MHz，所以都可以接收单TMDS链的DVI视频信号。两芯片区别是：TFP401数字视频输出为24bit RGB(8:8:8)模式，而AD9388为16bit YCbCr4:2:2模式。

LVDS视频接口芯片选用美国国家半导体公司的DS90CF384MTD，它支持分辨率大小有VGA（640×480）、SVGA（800×600）、XGA（1024×768），DS90CF384MTD芯片可以接收A0-A2串行信号或A0-A3串行信号，并将其转化为18bit RGB(6:6:6)单像素格式或24bit RGB(8:8:8)单像素格式，当输出为18bit RGB(6:6:6)时，可以通过将RGB的低两位接地的方式将其当成24bitRGB(8:8:8)处理。

RGB视频分为5线RGB视频和3线RGB视频，5线RGB表示同步信号H、V独立于RGB，而3线RGB表示H、V内嵌到G信号中，RGB视频接口芯片可以选用ADI公司设计的ADV7401和AD9883，ADV7401芯片将模拟RGB视频转化为16bit YCbCr4:2:2模式，AD9883芯片将模拟RGB视频转化为24bit RGB(8:8:8)模式；

YPbPr视频为色差分量接口视频，将模拟的Y、Pb、Pr信号分开，使用三条线缆来独立传输，保障了色彩还原的准确性，目前很多领域都支持色差信号的输入，如高清电视，YPbPr视频接口芯片可以选用ADI公司设计的ADV7401，ADV7401芯片将模拟YPbPr视频转化为16bit YCbCr4:2:2模式；

第一总线选择开关和第二总线选择开关根据ASIC芯片GPIO输出的电平信号选择其中一路数字视频信号输出并将其送入到ASIC芯片的VIDEOINPUT口，第一总线选择开关、第二总线选择开关可以选用TI公司设计的SN74CB3516212型开关，它是一款12位总线选择开关；

CPLD芯片采用Xilinx公司设计的XC95144XL-7CSG144I型芯片，主要用于对视频接口芯片输出的DE信号进行判断，若有视频输入，DE信号为规则的波形信号，通过CPLD内部的逻辑运算可以输出一高电平信号到ASIC芯片的GPIO端，若无视频输入，DE信号为非正常的波形信号，则CPLD输出一低电平信号到GPIO端，ASIC芯片通过GPIO端的高低电平可以知晓有无视频输入。视频接口单元的其他逻辑控制也可以通过CPLD芯片完成，如多状态的选择输出、时钟的产生等。

为了能够对2路高清视频进行编码，我们需要选择了一款高性能的ASIC芯片，海思半导体公司的Hi35系列和富瀚公司设计的FH87系列芯片都能够满足本发明的需求，它们采用纯硬件模式完成H.264编码，可以和多种视频接口芯片配合接收多种形式的数字视频，具有灵活的视频编码选项设置和丰富的视频预处理功能，较低的功耗和较小的封装保证了其工作稳定性和易用性。

为了实现PCI同PCIE总线的互联，本发明使用了PCI-PCIE桥接芯片PEX8114-BC13BI G，该芯片简单易用，面积小易于布局，功耗小易于散热和稳定。

综上所述，本发明视频编码单元选用一款带有PCI总线的ASIC芯片实现对2路高清视频同时编码，可以完成DVI视频、LVDS视频、模拟RGB视频的接入，通过选用N片ASIC芯片实现2×N（N=1、2、3、4）路视频的扩展编码，采用PCI-PCIE桥接芯片实现PCI到PCIE总线转换，从而完成与主控单元的交联。

如图3所示，ASIC芯片内部包括视频输入模块、视频预处理模块、H.264编码引擎、CPU模块、DDR控制器模块、时钟模块、GPIO模块、I2C模块共八个模块，还包含PCI接口、RS232调试串口、JTAG调试口等接口，视频输入模块与视频预处理模块连接，视频预处理模块与H.264编码引擎连接，CPU模块、DDR控制器模块都与H.264编码引擎连接，DDR存储器、CPU模块都与DDR控制器模块连接，I2C模块、时钟模块、GPIO模块、PCI接口、RS232调试串口、JTAG调试口等都与CPU模块连接。视频输入模块接收输入的数字视频信号，对其进行解码处理，输出数据流到缓冲区等待视频预处理；视频预处理模块对视频执行去隔行、去噪、OSD叠加等操作；H.264编码引擎负责对视频进行H.264编码，根据设置的帧率、量化系数、码流大小、码率控制方式、关键帧间隔对视频进行编码处理；CPU模块是ASIC芯片内部的控制单元，它管理着整个芯片任务的调度和执行；DDR控制器模块是内存请求者与DDR存储器之间的接口，它执行所有的DDR存储器控制功能去支持来自用户接口的读写操作，使得用户逻辑无需考虑DDR存储器的控制和时钟问题而访问DDR存储器；时钟模块接收外部的时钟信号并通过内部PLL电路产生CPU模块的主频时钟和DDR存储器需要的工作时钟；GPIO模块用于生成或采集特定应用的输出或输入信号，如高低电平信号或上升、下降沿信号；I2C模块通过I2C总线控制外部的串行接口设备，如视频接口芯片，满足不同视频接口的需求；PCI接口内部集成PCI总线控制器，视频编码的最终数据将通过PCI接口输出到PCI主设备或桥接芯片，PCI主设备也通过PCI总线访问ASIC芯片的内部资源；RS232调试串口输出ASIC芯片的工作状态信息，可以实时观察芯片的工作情况；JTAG调试口多用于调试，可以辅助设计人员读写芯片内部的资源，如寄存器或缓存区，从而高效地对视频编码单元进行调试。

如图4所示，本实施例中视频编码单元需要接收1路高清DVI视频、1路高清LVDS视频、1路高清RGB视频和1路高清YPbPr视频，并选择其中的任意2路进行实时的编码压缩，编码后的码流数据通过PCIE高速总线送入到主控单元。以ASIC芯片为核心，根据不同的视频输入格式配置不同的前端视频接口芯片，增加CPLD芯片用于视频编码单元的逻辑控制，采用PCI-PCIE桥接芯片实现PCI总线到PCIE总线的桥接转换，该实现方法包括以下步骤：

步骤一：选择ASIC芯片选型。ASIC芯片作为视频编码的主芯片，必须具备强大的视频编码能力，支持H.264Main profile和Baseline profile视频压缩格式，至少具备2路高清视频（XGA分辨率或以上）同时编码的能力，具有丰富的视频处理功能，包括去隔行、去噪声、OSD叠加、图像缩放等，具有丰富的***接口，如I2C、PCI等，能够接收多种格式的数字视频，如16bit YCbCr4:2:2、24bit RGB(8:8:8)且内外同步模式均可选择。为了能够对2路高清视频进行编码，我们选择了一款高性能的ASIC芯片（比如海思半导体公司的Hi35系列或富瀚公司设计的FH87芯片），其内部功能框图如图3所示，它采用纯硬件模式完成H.264编码，可以和多种视频接口芯片配合接收多种形式的数字视频，具有灵活的视频编码选项设置和丰富的视频预处理功能，较低的功耗和较小的封装保证了其工作稳定性和易用性；

步骤二：选择视频接口芯片选型。机载高清视频记录***有多种视频输入格式，常见的有：模拟RGB视频、LVDS视频、DVI视频，针对不同的视频输入需用不同的接口芯片，接口芯片可以选择TI公司或ADI公司的相关产品。DVI视频、LVDS视频、RGB视频和YPbPr视频是目前视频领域常用的几种类型，在机载航电领域也被广泛采用，DVI视频和LVDS视频为通过专用数字接口来传输视频的形式，具有高速的传输性能和良好的抗干扰能力，RGB视频和YPbPr视频是较传统的视频接口形式，在很多***或设备中还一直保留使用，要对这四种接口形式的视频进行编码，必须选择相应的视频接口芯片将原始信号转换为ASIC芯片所能接收的数字视频，因ASIC芯片可以接受多形式的数字视频，故接口芯片的选择面很广泛；

步骤三：PCI到PCIE总线转换。此步骤需根据ASIC芯片接口类型决定是否需要，若ASIC芯片本身具有PCIE总线接口，则该步骤不需要，若ASIC芯片为PCI总线接口，则需要PCI到PCIE总线的转换，可以通过增加CPU芯片或桥接芯片来完成总线转换。，完成对主控单元PCIE总线的连接，有两种方式可完成此转换：

（a）可以通过桥接芯片将两总线互联，桥接芯片作为主控单元的第一级外设，而ASIC芯片作为主控单元的第二级外设；

（b）可以通过加入CPU芯片，该CPU芯片需同时具有PCI和PCIE总线接口，可以完成两总线的局部链接，同时还可以分离主控单元的部分功能，如视频数据打包和文件管理；

步骤四：CPLD芯片的逻辑实现，CPLD芯片完成视频编码单元的逻辑控制，如一些时钟信号的产生或一些状态位输出，通过接收一些信号来产生视频编码单元需要的一些必要的信号。视频编码单元对视频进行编码，存在一种比较特殊的情况，就是视频编码单元在上电工作后视频才正常输入，这就造成ASIC芯片无法对输入视频进行识别，为了解决此问题，我们可通过增加CPLD芯片，通过编写逻辑对视频接口芯片输出的DE信号进行探测并输出高低电平信号给ASIC芯片的GPIO口，一旦有视频输入，GPIO口的高电平信号便可作为ASIC芯片输入信号告知ASIC芯片，从而对视频进行识别并启动编码。

由于视频编码单元采用ASIC芯片为主编码芯片，ASIC（ApplicationSpecific Integrated Circuits）即专用集成电路，它将CPU模块、H.264编码引擎、视频预处理模块、DDR控制器等集成到单芯片内，减少了设计体积和重量，同时因芯片的专用性，不包含其它的冗余单元，无功耗浪费，故总体设计功耗较低。进一步，视频编码单元的设计是以ASIC芯片为中心，增加***芯片以实现整体功能，因ASIC芯片集成了多种功能单元，故***芯片的设计简单，连线减少，硬件设计简单，可靠性也将明显提高；同时，因ASIC芯片内部集成了视频编码引擎等功能模块，无需额外开发视频压缩算法，使得软件开发只需要完成针对不同需求的应用软件的开发，降低了开发难度。进一步，ASIC芯片是针对视频编码而专门设计的，功能性能设计、电路设计、工艺设计之间紧密结合，这种一体化的设计将使视频编码单元具有前所未有的高性能。进一步，因视频编码完全在ASIC芯片内部实现，工作原理、数据流程、调用资源等对于用户来说相当于一个“黑匣子”，增强了保密性，更能适合军用机载环境下的需求。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改。因此，本发明的保护范围由所附权利要求书限定。

Claims (3)

1.一种视频编码单元，其特征在于，其包括视频接口芯片组、第一总线选择开关、第二总线选择开关、CPLD芯片、ASIC芯片和桥接芯片，所述视频接口芯片组包含DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片和YPbPr视频接口芯片，DVI视频接口芯片、LVDS视频接口芯片都与第一总线选择开关连接，DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片都与CPLD芯片连接，RGB视频接口芯片、YPbPr视频接口芯片还都与第二总线选择开关连接，第一总线选择开关、第二总线选择开关、CPLD芯片与ASIC芯片连接，ASIC芯片与桥接芯片连接；

DVI视频接口芯片、LVDS视频接口芯片、RGB视频接口芯片、YPbPr视频接口芯片分别用于将输入的DVI、LVDS、RGB、YPbPr格式的视频转换为ASIC芯片能够接受的数字视频模式；

第一总线选择开关和第二总线选择开关根据ASIC芯片GPIO输出的电平信号从视频接口芯片组中选择有视频输入的视频接口芯片送入ASIC芯片；

CPLD芯片通过编写逻辑对视频接口芯片组输出的DE信号进行探测并输出高低电平信号给ASIC芯片的GPIO口；

ASIC芯片通过GPIO口接收CPLD芯片发送的高低电平信号获知视频输入状态，并通过GPIO口控制第一总线选择开关和第二总线选择开关从而使ASIC芯片对视频进行识别并启动编码。

2.如权利要求1所述的视频编码单元，其特征在于，所述ASIC芯片包括视频输入模块、视频预处理模块、H.264编码引擎、CPU模块、DDR控制器模块、时钟模块、GPIO模块、I2C模块、PCI接口、RS232调试串口和JTAG调试口；视频输入模块接收输入的数字视频信号，对其进行解码处理，输出数据流到缓冲区等待视频预处理；视频预处理模块对视频执行去隔行、去噪、OSD叠加操作；H.264编码引擎负责对视频进行H.264编码，根据设置的帧率、量化系数、码流大小、码率控制方式、关键帧间隔对视频进行编码处理；CPU模块是ASIC芯片内部的控制单元，它管理着整个芯片任务的调度和执行；DDR控制器模块是内存请求者与DDR存储器之间的接口，它执行所有的DDR存储器控制功能去支持来自用户接口的读写操作，使得用户逻辑无需考虑DDR存储器的控制和时钟问题而访问DDR存储器；时钟模块接收外部的时钟信号并通过内部PLL电路产生CPU模块的主频时钟和DDR存储器需要的工作时钟；GPIO模块用于生成或采集特定应用的输出或输入信号；I2C模块通过I2C总线控制外部的串行接口设备，如视频接口芯片，满足不同视频接口的需求；PCI接口内部集成PCI总线控制器，视频编码的最终数据将通过PCI接口输出到PCI主设备或桥接芯片，PCI主设备也通过PCI总线访问ASIC芯片的内部资源；RS232调试串口输出ASIC芯片的工作状态信息，实时观察芯片的工作情况；JTAG调试口用于调试，辅助设计人员读写芯片内部的资源。

3.如权利要求2所述的视频编码单元，其特征在于所述特定应用的输出或输入信号为高低电平信号或上升、下降沿信号。