CN102956547A - 半导体封装结构及其制作方法 - Google Patents

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Abstract

本发明提出一种半导体封装结构及其制作方法。该方法包括以下步骤：提供一具有多个贯孔的第一介电层。提供一具有多个导电通孔及一芯片容纳开口的第二介电层。将第二介电层压合于第一介电层上。将一芯片配置于芯片容纳开口中，并使芯片贴附于芯片容纳开口所暴露出的第一介电层上。芯片的一背面贴附于第一介电层上。于第二介电层上形成一重配置线路层。部分重配置线路层从第二介电层延伸至芯片的一有源表面与导电通孔上，以使芯片通过部分重配置线路层与导电通孔电性连接。于第一介电层上形成多个焊球。焊球位于贯孔内且通过导电通孔及重配置线路层而与芯片电性连接。本发明的半导体封装结构具有较佳可靠度与较小的封装厚度。

Description

半导体封装结构及其制作方法
技术领域
本发明是有关于一种半导体元件及其制作方法，且特别是有关于一种半导体封装结构及其制作方法。
背景技术
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。当芯片的接点数不断地增加，而芯片的面积却越来越小的情况下，势必难以将芯片所有的接点以面矩阵的方式重新分布于芯片的表面，即使芯片表面容纳得下所有的接点，也将造成接点之间的间距过小，而影响后续焊接焊球时的电性可靠度。
因此，已知技术提出了可先利用封装胶体封装芯片来增加芯片的面积，其中芯片的有源表面与封装胶体的底面暴露于外。之后，再于芯片的有源表面以及封装胶体的底面上形成重配置线路层，并在重配置线路层的接点上分别形成焊球，来作为芯片与外界接点相电性连接的媒介。也就是说，芯片的有源表面与焊球是位于同一平面上。由于封装时易产生溢胶的现象，而导致封装胶体延伸至芯片的部分有源表面上，进而提高产品不良率，也正因此该封装胶体会污染芯片有源面，故该种封装方式无法应用于CMOS芯片。
再者，由于已知是通过封装胶体封装芯片来增加芯片的面积的设计，但其重配置线路层仅位于芯片的有源表面及位于同一方向的封装胶体的表面上，因此无法通过堆叠的形式来堆叠芯片。也就是说，上述的方式亦无法利用垂直堆叠的方式将多个半导体元件(例如是芯片)封装于同一封装结构中。因此，如何有效缩小多个堆叠芯片的封装结构的厚度与尺寸，同时兼顾封装结构的电性可靠度，已成为亟待解决的课题。
发明内容
本发明提供一种半导体封装结构，其具有较佳可靠度与较小的封装厚度。
本发明提供一种半导体封装结构的制作方法，用以制作上述的半导体封装结构。
本发明提出一种半导体封装结构的制作方法，其包括下述步骤。提供一第一介电层。第一介电层具有多个贯孔。提供一第二介电层。第二介电层具有多个导电通孔以及一芯片容纳开口。将第二介电层压合于第一介电层上，其中导电通孔对应贯孔设置，且芯片容纳开口暴露出第一介电层的部分区域。将一芯片配置于芯片容纳开口中，并使芯片贴附于芯片容纳开口所暴露出的第一介电层上。芯片具有彼此相对的一有源表面以及一背面，而芯片的背面贴附于第一介电层上。于第二介电层上形成一重配置线路层，其中部分重配置线路层从第二介电层延伸至芯片的有源表面与导电通孔上，以使芯片通过部分重配置线路层与导电通孔电性连接。于第一介电层上形成多个焊球，其中焊球位于贯孔内，且焊球通过导电通孔以及重配置线路层而与芯片电性连接。
在本发明的一实施例中，上述的半导体封装结构的制作方法，更包括：在提供第一介电层之前，提供一第一承载板，并将第一介电层配置于第一承载板上；以及在形成重配置线路层之后，移除第一承载板。
在本发明的一实施例中，上述的半导体封装结构的制作方法，更包括：在第一介电层上形成焊球之前，提供一第二承载板，并将相互结合的第一介电层与第二介电层转移至第二承载板上，以使芯片位于第一介电层与第二承载板之间；以及在形成焊球之后，移除第二承载板。
在本发明的一实施例中，上述的半导体封装结构的制作方法，更包括：在将第二介电层结合于第一介电层上之前，于第一介电层上形成一粘着层，在第二介电层压合于第一介电层上之后，芯片容纳开口暴露出部分粘着层，且芯片通过粘着层贴附于第一介电层上。
在本发明的一实施例中，上述的半导体封装结构的制作方法，更包括：在第一介电层上形成焊球之前，移除位于贯孔内的粘着层。
在本发明的一实施例中，上述移除位于贯孔内的粘着层的方法包括等离子灰化(plasma ashing)。
在本发明的一实施例中，上述将第二介电层压合于第一介电层上的方法包括热压合法。
在本发明的一实施例中，上述的每一贯孔的孔径大于每一导电通孔的孔径。
在本发明的一实施例中，上述的第二介电层的厚度大于第一介电层的厚度。
在本发明的一实施例中，上述的形成贯孔以及芯片容纳开口的方法包括激光钻孔法、机械钻孔法或冲压法。
在本发明的一实施例中，上述的半导体封装结构的制作方法，更包括：在第一介电层上形成焊球之前，于贯孔中涂布一助焊剂。
本发明还提出一种半导体封装结构，其包括一第一介电层、一第二介电层、一芯片、一重配置线路层以及多个焊球。第一介电层具有多个贯孔。第二介电层叠置于第一介电层上。第二介电层具有多个导电通孔以及一芯片容纳开口，其中导电通孔对应贯孔设置，且芯片容纳开口暴露出第一介电层的部分区域。芯片配置于芯片容纳开口中，且位于芯片容纳开口所暴露出的第一介电层上。芯片具有彼此相对的一有源表面以及一背面，且芯片的背面贴附于第一介电层上。重配置线路层配置于第二介电层上，且延伸至芯片的有源面与导电通孔上，其中芯片通过部分重配置线路层与导电通孔电性连接。焊球配置于第一介电层上的贯孔内，其中焊球通过导电通孔与重配置线路层而与芯片电性连接。
在本发明的一实施例中，上述的半导体封装结构更包括一粘着层，配置于第一介电层与第二介电层之间以及第一介电层的芯片容纳开口与芯片之间。第二介电层与芯片通过粘着层贴附于第一介电层上。
在本发明的一实施例中，上述的每一贯孔的孔径大于每一导电通孔的孔径。
在本发明的一实施例中，上述的第二介电层的厚度大于第一介电层的厚度。
在本发明的一实施例中，上述的第一介电层的厚度小于等于50微米，而第二介电层的厚度小于等于100微米。
基于上述，由于本发明利用压合第一介电层与第二介电层的方式，以通过第二介电层的导电通孔来连接重配置线路层与芯片以及通过第二介电层的导电通孔及重配置线路层来连接芯片与焊球，其中焊球配置于第一介电层的贯孔内。因此，本发明的半导体封装结构的设计可具有较小的封装厚度，且可采用立体堆叠的方式来堆叠多个半导体封装结构，以通过导电通孔、重配置线路层与焊球的设计来缩短多个半导体封装结构之间的信号传输的路径长度以及可增加电性可靠度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1F为本发明的一实施例的一种半导体封装结构的制作方法的剖面示意图。
图2绘示为多个图1F的半导体封装结构所堆叠成的半导体封装堆叠的剖面示意图。
主要元件符号说明：
10：第一承载板
20：第二承载板
100：半导体封装结构
110：第一介电层
112：贯孔
120：第二介电层
122：导电通孔
124：芯片容纳开口
130：芯片
132：有源表面
134：背面
140：重配置线路层
150：焊球
160：粘着层
170a：助焊剂
170：残留物
具体实施方式
图1A至图1F为本发明的一实施例的一种半导体封装结构的制作方法的剖面示意图。请先参考图1A，本实施例的半导体封装结构的制作方法包括以下步骤。首先，提供一第一承载板10与一第一介电层110，其中第一介电层110配置于第一承载板10上，且第一介电层110具有多个贯孔112。在本实施例中，第一介电层110的材质例如是双顺丁烯二酸酰亚胺(Bismaleimide-Triazine，BT)树脂，而形成贯孔112的方式例如是激光钻孔法、机械钻孔法或冲压法。在此必须说明的是，当第一介电层110的硬度较高足以作为一支撑层使用时，亦可省略第一承载板10。也就是说，使用者可选择性地采用第一承载板10。
接着，请再参考图1A，于第一介电层110上形成一粘着层160，其中粘着层160并未配置于贯孔112内。
接着，请参考图1B，提供一第二介电层120，其中第二介电层120具有多个导电通孔122以及一芯片容纳开口124。其中，形成芯片容纳开口124的方法例如是激光钻孔法、机械钻孔法或冲压法。接着，并将第二介电层120压合于第一介电层110上，其中导电通孔122对应贯孔112设置，且芯片容纳开口124暴露出位于第一介电层110的部分区域上的粘着层160。
特别是，在本实施例中，每一贯孔112的孔径大于每一导电通孔122的孔径，且第二介电层120的厚度例如是大于第一介电层110的厚度。其中，第一介电层110的厚度例如是小于等于50微米，而第二介电层120的厚度例如是小于等于100微米。需说明的是，本实施例将第二介电层120压合于第一介电层110上的方法例如是热压合法。因此，当第二介电层120压合于第一介电层110上时，位于第一介电层110上的部分粘着层160会因第一介电层110与第二介电层120间的压合而溢流至贯孔112内，并于加热的同时固化，以结合第一介电层110及第二介电层120。
接着，请参考图1C，将一芯片130配置于第二介电层120的芯片容纳开口124中，并使芯片130贴附于芯片容纳开口124所暴露出的位于第一介电层110上的粘着层160，且芯片130通过粘着层160贴附于第一介电层110上。详细来说，芯片130具有彼此相对的一有源表面132与一背面134以及多个位于有源表面132的焊垫136，其中芯片130的背面134贴附于位于第一介电层110上的粘着层160上。于此，当芯片130配置于芯片容纳开口124中时，部分粘着层160从芯片130的背面132溢流至芯片130的周围表面，但并不以此为限。
接着，请参考图1D，于第二介电层120上形成一重配置线路层140，其中部分重配置线路层140从第二介电层120伸至芯片130的有源表面132与导电通孔122上，以使位于芯片130的有源表面132的焊垫136通过部分重配置线路层140与导电通孔122电性连接。
然后，请参考图1E，移除第一承载板10，并提供一第二承载板20，接着并将相互结合的第一介电层110与第二介电层120及芯片130转移至第二承载板20上。于此，具重配置线路层140的表面与第二承载板20接触。
之后，请参考图1F，移除位于第一介电层110的贯孔112内的粘着层160，其中移除位于贯孔112内的粘着层160的方法例如是等离子灰化(plasmaashing)。接着，并于第一介电层110上形成多个焊球150，其中焊球150位于贯孔112内，且焊球150通过导电通孔122以及重配置线路层140而与芯片130电性连接。需说明的是，为了增加焊球150与贯孔112的吸附力，亦可于形成焊球150之前，请再参考图1E，于贯孔112中先涂布一助焊剂170a，而位于导电通孔122表面，以于回焊时提供焊球150成型。请参考图1F，助焊剂170a于回焊后转换成一层薄薄的残留物，例如为油渍。最后，移除第二承载板20，以暴露出重配置线路层140，而完成半导体封装结构100的制作。
在结构上，请再参考图1F，本实施例的半导体封装结构100包括第一介电层110、第二介电层120、芯片130、重配置线路层140、焊球150以及粘着层160。第一介电层110具有贯孔112。第二介电层120通过粘着层160叠置于第一介电层110上，且第二介电层120具有导电通孔122以及芯片容纳开口124，其中导电通孔122对应贯孔112设置，且芯片容纳开口124暴露出第一介电层110的部分区域。在本实施例中，每一贯孔112的孔径大于每一导电通孔122的孔径，且第二介电层120的厚度大于第一介电层110的厚度，其中第一介电层110的厚度例如是小于等于50微米，而第二介电层120的厚度例如是小于等于100微米。芯片130配置于芯片容纳开口124中，且位于芯片容纳开口124所暴露出的位于第一介电层110上的粘着层160上。芯片130具有彼此相对的有源表面132以及背面134，且芯片130的背面134通过粘着层160贴附于第一介电层110上。重配置线路层140配置于第二介电层120上，且延伸至芯片130的有源面132与导电通孔122上，其中芯片130通过部分重配置线路层140与导电通孔122电性连接。焊球150配置于贯孔112内，其中焊球150通过导电通孔122与重配置线路层140而与芯片130电性连接。此外，为了增加焊球150与贯孔112的吸附力，亦可先于贯孔112中涂布助焊剂170a(请参考图1E)，此助焊剂170a于回焊后会转换成一层薄薄的残留物170(图式中残留物170位置仅为示意，并不以此为限)，例如是油渍，而后再将焊球150配置于贯孔112内，但并不以此为限。
由于本实施是利用热压合第一介电层110与第二介电层120的方式，以通过第二介电层120的导电通孔122来连接重配置线路层140与芯片130，以及通过第二介电层120的导电通孔122及重配置线路层140来连接芯片130与焊球150。也就是说，本实施例的芯片130的有源表面132与焊球150是分别配置于不同的相对平面上，且焊球150位于第一介电层110的贯孔112内。因此，本实施例可通过第二介电层120的导电通孔122、芯片130及重配置线路层140的配置设计，而使半导体封装结构100具有较小的封装厚度。再者，由于本实施例的半导体封装结构100的设计是使芯片130的有源表面132与焊球150分别配置于彼此相对的不同平面上，因此可增加芯片130种类及封装上的选择性，于本实施例中，芯片130例如可为一CMOS芯片。
图2绘示为多个图1F的半导体封装结构所堆叠成的半导体封装堆叠的剖面示意图。请参考图2，堆叠时，一半导体封装结构100的焊球150是连接于另一半导体封装结构100的重配置线路层140上。因此，一半导体封装结构100的焊球150可通过其第二介电层120的导电通孔122及重配置线路层140来电性连接至另一半导体封装结构100的焊球150。如此一来，通过导电通孔122、重配置线路层140以及焊球150配置位置的设计，可有效缩短半导体封装结构100之间的信号传输的路径长度，以提升元件之间信号传输的速度及电性可靠度。
综上所述，由于本发明利用热压合第一介电层与第二介电层的方式，以通过第二介电层的导电通孔来连接重配置线路层与芯片以及通过第二介电层的导电通孔及重配置线路层来连接芯片与焊球，其中焊球配置于第一介电层的贯孔内。因此，本发明的半导体封装结构的设计可具有较小的封装厚度，且可采用立体堆叠的方式来堆叠多个半导体封装结构，以通过导电通孔、重配置线路层以及焊球的设计来缩短多个半导体封装结构之间的信号传输的路径长度以及可增加电性可靠度。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (16)

1.一种半导体封装结构的制作方法，包括：
提供一第一介电层，该第一介电层具有多个贯孔；
提供一第二介电层，该第二介电层具有多个导电通孔以及一芯片容纳开口；
将该第二介电层压合于该第一介电层上，其中所述导电通孔对应所述贯孔设置，且该芯片容纳开口暴露出该第一介电层的部分区域；
将一芯片配置于该芯片容纳开口中，并使该芯片贴附于该芯片容纳开口所暴露出的该第一介电层上，其中该芯片具有彼此相对的一有源表面以及一背面，该芯片的该背面贴附于该第一介电层上；
于该第二介电层上形成一重配置线路层，其中部分该重配置线路层从该第二介电层延伸至该芯片的该有源表面与所述导电通孔上，以使该芯片通过部分该重配置线路层与所述导电通孔电性连接；以及
于该第一介电层上形成多个焊球，其中所述焊球位于所述贯孔内，且所述焊球通过所述导电通孔以及该重配置线路层而与该芯片电性连接。
2.如权利要求1所述的半导体封装结构的制作方法，还包括：
在提供该第一介电层之前，提供一第一承载板，并将该第一介电层配置于该第一承载板上；以及
在形成该重配置线路层之后，移除该第一承载板。
3.如权利要求2所述的半导体封装结构的制作方法，还包括：
在该第一介电层上形成所述焊球之前，提供一第二承载板，并将相互压合的该第一介电层与该第二介电层转移至该第二承载板上，以使芯片位于该第一介电层与该第二承载板之间；以及
在形成所述焊球之后，移除该第二承载板。
4.如权利要求1所述的半导体封装结构的制作方法，还包括：
在将该第二介电层压合于该第一介电层上之前，于该第一介电层上形成一粘着层，在该第二介电层压合于该第一介电层上之后，该芯片容纳开口暴露出部分该粘着层，且该芯片通过该粘着层贴附于该第一介电层上。
5.如权利要求4所述的半导体封装结构的制作方法，还包括：
在该第一介电层上形成所述焊球之前，移除位于所述贯孔内的该粘着层。
6.如权利要求5所述的半导体封装结构的制作方法，其特征在于，移除位于所述贯孔内的该粘着层的方法包括等离子灰化。
7.如权利要求1所述的半导体封装结构的制作方法，其特征在于，将该第二介电层压合于该第一介电层上的方法包括热压合法。
8.如权利要求1所述的半导体封装结构的制作方法，其特征在于，各该贯孔的孔径大于各该导电通孔的孔径。
9.如权利要求1所述的半导体封装结构的制作方法，其特征在于，该第二介电层的厚度大于该第一介电层的厚度。
10.如权利要求1所述的半导体封装结构的制作方法，其特征在于，形成所述贯孔以及该芯片容纳开口的方法包括激光钻孔法、机械钻孔法或冲压法。
11.如权利要求1所述的半导体封装结构的制作方法，还包括：
在该第一介电层上形成所述焊球之前，于所述贯孔中涂布一助焊剂。
12.一种半导体封装结构，包括：
一第一介电层，具有多个贯孔；
一第二介电层，叠置于该第一介电层上，该第二介电层具有多个导电通孔以及一芯片容纳开口，其中所述导电通孔对应所述贯孔设置，且该芯片容纳开口暴露出该第一介电层的部分区域；
一芯片，配置于该芯片容纳开口中，且位于该芯片容纳开口所暴露出的该第一介电层上，该芯片具有彼此相对的一有源表面以及一背面，该芯片的该背面贴附于该第一介电层上；
一重配置线路层，配置于该第二介电层上，且延伸至该芯片的该有源面与所述导电通孔上，其中该芯片通过部分该重配置线路层与所述导电通孔电性连接；以及
多个焊球，配置于该第一介电层上的所述贯孔内，其中所述焊球通过所述导电通孔与该重配置线路层而与该芯片电性连接。
13.如权利要求12所述的半导体封装结构，还包括一粘着层，配置于该第一介电层与该第二介电层之间以及该第一介电层的该芯片容纳开口与该芯片之间，该第二介电层与该芯片通过该粘着层贴附于该第一介电层上。
14.如权利要求12所述的半导体封装结构，其特征在于，各该贯孔的孔径大于各该导电通孔的孔径。
15.如权利要求12所述的半导体封装结构，其特征在于，该第二介电层的厚度大于该第一介电层的厚度。
16.如权利要求15所述的半导体封装结构，其特征在于，该第一介电层的厚度小于等于50微米，而该第二介电层的厚度小于等于100微米。
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