CN102879968A - 液晶显示驱动电路 - Google Patents

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Abstract

本发明提供一种液晶显示驱动电路，包括：栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括：一薄膜晶体管、一公共电极、一像素电极、一存储电容及一计时开关，该薄膜晶体管包括：一栅极及一源极，该栅极通过计时开关电性连接至选通线，该薄膜晶体管通过选通线及数据线分别与栅极驱动器及源极驱动器电性连接。本发明通过在薄膜晶体管的栅极上串联一个计时开关，在高电平时提前断开栅极信号，从而减小因寄生电容放电电压带来的栅极导通延时的影响，避免了本该截止的薄膜晶体管却异常导通的情况，进一步提高薄膜晶体管控制的精度，提高使用该电路的大尺寸液晶显示器的质量。

Description

液晶显示驱动电路
技术领域
本发明涉及液晶显示领域，尤其涉及一种液晶显示驱动电路。
背景技术
随着科学技术的发展以及人们生活质量的提高，液晶显示器在生活中已经随处可见，并且人们对液晶显示器件的要求也越来越高，开始追求大的显示画面，快的响应速度。但是随着液晶显示器件的增大布线的复杂度提高，而且随着TFT（Thin Film Transistor、薄膜场效应晶体管）阵列基板驱动像素电极数量的增加线路延时以及因为TFT寄生电容的存在所带来的反馈电压对每个像素电极的影响使得精确控制像素电极的难度跟着增加。
请参阅图1及图2，图1为基本的TFT阵列基板的驱动电路结构示意图，图中在整个TFT阵列基板上分布着像素电极100，每一个像素电极100至少与一个TFT漏极d相连，每个薄膜晶体管的源极s至少连接一条数据线，数条数据线共同构成了数据总线结构；每一个薄膜晶体管的栅极g至少连接一条选通线，数条选通线共同构成了选通总线结构；数据总线和选通总线通过薄膜晶体管共同控制这些像素电极的数据写入，TFT阵列基板上的第i列第j行的像素电极100共同受到选通线G(j)和数据线S(i)的控制，当对该像素电极P’(i，j)进行写操作时，选通线G(j)处于高电平，保证薄膜晶体管T(i，j)处于导通状态，此时通过数据线S(i)上所加的驱动电压的大小使与像素电极100相对的附近的液晶分子按照预定的偏转方向偏转，从而实现图像的显示。这样的写操作同时也是按行进行的，当选通线G(j)处于高电平时将对第j行的所有像素电极进行写操作。
请参阅图2，其为每一个像素电极的等效驱动线路连接示意图，其中第i条数据线S(i)与第i列第j行薄膜晶体管T(i，j)的源极s相连，第j条选通线G(j)与第i列第j行薄膜晶体管T(i，j)的栅极g相连，第i列第j行薄膜晶体管T(i，j)的漏极d与第i列第j行像素电极100相连。Cgd是栅极g和漏极d之间的寄生电容，该寄生电容Cgd是在薄膜晶体管因结构特性所固有的，Clc是处在TFT基板和CF（color filte，彩色滤光片）基板之间的液晶层的等效电容，Cs是处在TFT基板和Vcom之间的一个补偿电容，该电容Cs的存在是为了通过放电保证液晶等效电容Clc上电压降低时的补偿，以适当增大液晶等效电容Clc区域中的液晶分子的偏转方向保持时间。然而随着矩阵分布的TFT阵列基板中像素电极的行和列数量的增加，增长的选通线和数据线的会带来驱动线路的延时；如图3所示，另一方面薄膜晶体管中的栅极g和漏极d之间寄生电容Cgd的存在将直接影响栅极电压Vg对薄膜晶体管的导通和截止的控制，特别是在离选通总线线路较远的末端的像素电极附近，由于选通信号在之前所经过的n-1个薄膜晶体管的寄生电容Cgd带来的的放电电压的影响以及线路延时影响，此处不但响应时间较长，同时也存在选通电压由高变低时因放电带来的衰减使得薄膜晶体管T(n，j)导通时间Tj延长ΔTj，也就是说本来应该截止的薄膜晶体管异常导通，这样会带来在薄膜晶体管漏极d相连的像素电极P(n，j)的驱动时间延长ΔTdx，导致该像素电极附近的液晶分子偏转异常带来的透射率差异和对比度异常。
发明内容
本发明的目的在于提供一种液晶显示驱动电路，能够减小寄生电容带来的延时影响，提高使用该电路的大尺寸液晶显示器的质量。
为实现上述目的，本发明提供一种液晶显示驱动电路，包括：栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括：一薄膜晶体管、一公共电极、一与薄膜晶体管电性连接的像素电极、一存储电容及一计时开关，所述像素电极与薄膜晶体管电性连接，所述公共电极与像素电极形成一液晶电容，所述存储电容与该液晶电容并联连接，所述薄膜晶体管包括：一栅极及一源极，所述栅极通过计时开关电性连接至选通线，所述薄膜晶体管通过所述选通线及数据线分别与栅极驱动器及源极驱动器电性连接。
所述多条选通线与所述多条数据线以交叉方式排列，并在交叉点处通过所述薄膜晶体管电性连接至所述像素单元。
所述选通线包括一矩形选通信号，通过所述选通信号控制所述薄膜晶体管导通或截止，该矩形选通信号包括：数个高电平及数个低电平，所述数个高电平及数个低电平错乱排列，每一高电平包括：第一、第二时间段。
所述计时开关在第一时间段内闭合，在第二时间段内断开。
所述薄膜晶体管还包括一漏极，所述像素电极与所述漏极电性连接。
所述薄膜晶体管的栅极与漏极因结构特性形成一寄生电容，所述寄生电容充满电后放电至两端电压等于所述薄膜晶体管阈值电压时所需的放电时间为第三时间段。
所述第二时间段等于所述第三时间段。
所述计时开关包括：一电开关及一计时器，所述电开关包括第一、第二、第三引脚，所述计时器一端与选通线电性连接，另一端与第二引脚电性连接，所述第一引脚与选通线电性连接，所述第三引脚与薄膜晶体管的栅极电性连接。
所述计时器触发该电开关断开或闭合。
本发明的有益效果：本发明液晶显示驱动电路，通过在薄膜晶体管的栅极上串联一个具有开关功能的计时开关，在高电平时提前断开栅极信号，并利用寄生电容放电完成驱动，从而减小因寄生电容放电电压带来的栅极导通延时的影响，避免了本该截止的薄膜晶体管却异常导通的情况发生，进一步提高薄膜晶体管控制的精度，避免了液晶分子异常偏转带来的透射率的改变和对比度异常的现象，提高使用该电路的大尺寸液晶显示器的质量。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为TFT阵列基板的驱动电路结构示意图；
图2为像素单元的驱动电路等效连接示意图；
图3为寄生电容带来的选通驱动电压波形；
图4为本发明液晶显示驱动电路应用于TFT阵列基板的电路结构示意图；
图5为本发明液晶显示驱动电路中像素单元中驱动电路连接示意图；
图6为本发明液晶显示驱动电路中薄膜晶体管的栅极上驱动电压的波形图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图4至6，本发明提供一种液晶显示驱动电路，包括：栅极驱动器10、源极驱动器20、多条选通线G(j)及多条数据线S(i)，该多条选通线G(j)和数据线S(i)界定多个像素单元P(i，j)，每一像素单元P(i，j)包括：一薄膜晶体管T(i，j)、一公共电极40、一与薄膜晶体管T(i，j)电性连接的像素电极30、一存储电容Cs及一计时开关Z，所述像素电极30与薄膜晶体管T(i，j)电性连接，所述公共电极40与像素电极30形成一液晶电容C1c，所述栅极驱动器10及源极驱动器20通过薄膜晶体管T(i，j)在液晶电容C1c上形成驱动电压，驱动液晶分子旋转，显示图形。所述存储电容Cs与该液晶电容C1c并联连接，所述薄膜晶体管T(i，j)包括：一栅极g及一源极s，所述栅极g通过计时开关Z电性连接至选通线G(j)，所述薄膜晶体管T(i，j)通过所述选通线G(j)及数据线S(i)分别与栅极驱动器10及源极驱动器20电性连接。
所述多条数据线S(1)，S(2)……S(i)构成一数据总线结构S，所述多条栅极线G(1)，G(2)……G(j)构成一选通总线结构G，所述多条选通线G(j)与所述多条数据线S(i)以交叉方式排列，并在交叉点处通过所述薄膜晶体管T(i，j)电性连接至所述像素单元P(i，j)。
所述选通线G(j)包括一矩形选通信号Vg(j)，通过所述选通信号控制所述薄膜晶体管T(i，j)导通或截止，该矩形选通信号Vg(j)包括：数个高电平及数个低电平，所述薄膜晶体管T(i，j)在该数个高电平控制下导通，在该数个低电平控制下截止。在本较佳实施例中，数个高电平优选为相位大小相等，且所述数个高电平及数个低电平错乱排列，每一高电平包括：第一、第二时间段T1、T2，所述第二时间段T2根据薄膜晶体管T(i，j)的栅极g与漏极d因结构特性形成的寄生电容Cgd的放电时间确定，所述第一时间段T1由矩形选通信号Vg(j)高电平持续的时间T0减去第二时间段T2得到。所述计时开关Z在第一时间段T1内闭合，在第二时间段T2内断开。所述薄膜晶体管T(i，j)在选通线G(j)上的矩形选通信号Vg(j)为低电平时，计时开关Z可闭合，也可以断开，在本较佳实施例中，优选为断开状态，在一定程度上降低控制电路的复杂程度。
所述计时开关Z包括：一电开关K及一计时器50，所述电开关K包括第一、第二、第三引脚1、2、3，所述计时器50一端与选通线G(j)电性连接，另一端与第二引脚2电性连接，所述第一引脚1与选通线G(j)电性连接，所述第三引脚3与薄膜晶体管T(i，j)的栅极g电性连接。所述计时器50内储存有第一时间段T1，当选通线G(j)上的矩形选通信号Vg(j)由低电平转为高电平时，触发计时器50开始计时，并触发所述电开关K，使其闭合，当计时器50计时到第一时间段T1结束时刻，触发该电开关K，使其断开，并保持断开状态至下一个选通线G(j)上的矩形选通信号Vg(j)由低电平转为高电平的到来，即当选通线G(j)上的矩形选通信号Vg(j)由高电平转为低电平时，所述计时器50及电开关K均不响应，即计时器50不计时，电开关K保持断开状态。
所述薄膜晶体管T(i，j)还包括一漏极d，所述像素电极30与所述漏极d电性连接。所述薄膜晶体管T(i，j)的栅极g与漏极d因结构特性形成一寄生电容Cgd，所述寄生电容Cgd充电后放电至两端电压等于所述薄膜晶体管T(i，j)阈值电压VT时所需的放电时间为第三时间段t。所述第三时间段t等于所述第二时间段T2。请参阅图1至3，所述第二/第三时间段T2/t的确定可根据以下实验测量确定：在现有液晶显示驱动中，在数据线S(i)上持续加入高电平（即进行写操作），并在选通线G(j)上加入高电平，薄膜晶体管T’(i，j)导通后，断开选通线G(j)，并同时开始计时，检测薄膜晶体管T’(i，j)的漏极d上的电压，当漏极g上的电压为零时，则停止计时，并记录时间，所记录到的时间则为该像素单元P’(i，j)中薄膜晶体管T’(i，j)的寄生电容放电至薄膜晶体管T’(i，j)阈值电压VT时所需的时间△t1，即第二/第三时间段确定为△t1。其它像素单元亦根据该方法测量确定其中薄膜晶体管中寄生电容Cgd的放电至薄膜晶体管阈值电压VT时所需的时间△t，各像素单元中的计时器触发电开关K，其断开的时间根据上述测量时间值△t确定。
如图6所示，通过计时开关Z中的计时器50提前断开薄膜晶体管T(i，j)上栅极g的高电平驱动电压，并利用薄膜晶体管T(i，j)的栅极g与漏极d因结构特性而产生的寄生电容Cgd放电进行驱动液晶分子偏转，避免因寄生电容Cgd的放电电压带来薄膜晶体管T(i，j)导通延时的现象，这样即使液晶显示器尺寸做得更大，也可以保证薄膜晶体管T(i，j)的控制精度，保证显示质量。
综上所述，本发明液晶显示驱动电路，通过在薄膜晶体管的栅极上串联一个具有开关功能的计时开关，在高电平时提前断开栅极信号，并利用寄生电容放电完成驱动，从而减小因寄生电容放电电压带来的栅极导通延时的影响，避免了本该截止的薄膜晶体管却异常导通的情况发生，进一步提高薄膜晶体管控制的精度，避免了液晶分子异常偏转带来的透射率的改变和对比度异常的现象，提高使用该电路的大尺寸液晶显示器的质量。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (9)

1.一种液晶显示驱动电路，其特征在于，包括：栅极驱动器、源极驱动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括：一薄膜晶体管、一公共电极、一与薄膜晶体管电性连接的像素电极、一存储电容及一计时开关，所述像素电极与薄膜晶体管电性连接，所述公共电极与像素电极形成一液晶电容，所述存储电容与该液晶电容并联连接，所述薄膜晶体管包括：一栅极及一源极，所述栅极通过计时开关电性连接至选通线，所述薄膜晶体管通过所述选通线及数据线分别与栅极驱动器及源极驱动器电性连接。
2.如权利要求1所述的液晶显示驱动电路，其特征在于，所述多条选通线与所述多条数据线以交叉方式排列，并在交叉点处通过所述薄膜晶体管电性连接至所述像素单元。
3.如权利要求2所述的液晶显示驱动电路，其特征在于，所述选通线包括一矩形选通信号，通过所述选通信号控制所述薄膜晶体管导通或截止，该矩形选通信号包括：数个高电平及数个低电平，所述数个高电平及数个低电平错乱排列，每一高电平包括：第一、第二时间段。
4.如权利要求3所述的液晶显示驱动电路，其特征在于，所述计时开关在第一时间段内闭合，在第二时间段内断开。
5.如权利要求3所述的液晶显示驱动电路，其特征在于，所述薄膜晶体管还包括一漏极，所述像素电极与所述漏极电性连接。
6.如权利要求5所述的液晶显示驱动电路，其特征在于，所述薄膜晶体管的栅极与漏极因结构特性形成一寄生电容，所述寄生电容充满电后放电至两端电压等于所述薄膜晶体管阈值电压时所需的放电时间为第三时间段。
7.如权利要求6所述的液晶显示驱动电路，其特征在于，所述第二时间段等于所述第三时间段。
8.如权利要求7所述的液晶显示驱动电路，其特征在于，所述计时开关包括：一电开关及一计时器，所述电开关包括第一、第二、第三引脚，所述计时器一端与选通线电性连接，另一端与第二引脚电性连接，所述第一引脚与选通线电性连接，所述第三引脚与薄膜晶体管的栅极电性连接。
9.如权利要求8所述的液晶显示驱动电路，其特征在于，所述计时器触发该电开关断开或闭合。
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