CN102868866A - Cmos图像传感器列共享2×2像素单元及像素阵列 - Google Patents
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Abstract
本发明公开了一种CMOS图像传感器列共享2×2像素单元及像素阵列,由4个像素排列成2×2像素阵列作为一组像素单元;每组像素单元的前列两个像素和后列两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区;CMOS图像传感器二维像素阵列中金属连线使用两层金属线进行连接,仅使用第0层金属线和第1层金属线作为器件的控制线而实现采集图像信息功能,不使用第2层或更高层金属线作为器件控制线,可降低光电二极管Si表面上的介质高度,使得更多的光入射到光电二极管,能够提高小面积像素传感器的用光效率和转换增益,从而提高灵敏度,可以有效提高小面积像素图像传感器的图像品质。
Description
技术领域
本发明涉及一种CMOS图像传感器,尤其涉及一种CMOS图像传感器列共享2×2像素单元及像素阵列。
背景技术
图像传感器已经广泛应用于数码相机、移动手机、医疗器械、汽车和其他应用场合。特别是CMOS(互补型金属氧化物半导体)图像传感器的快速发展,使人们对低功耗小尺寸高分辨率图像传感器有了更高的要求。
现有技术中的CMOS图像传感器列共享2×2像素单元结构的排布方式以4T2S(四晶体管两个像素共享)为例,由于依赖于像素本身的结构特征,其像素阵列一般需要第1层金属,第2层金属和第3层金属作为器件互连线,相邻行像素间或相邻列像素间分别需要多行或多列第1层金属、第2层金属或第3层金属连线;并且漂浮有源区与源跟随晶体管栅极相连接的金属电容寄生较大。
上述现有技术至少包含以下缺点:
由于小面积像素传感器的感光面积小,灵敏度低,使得传递暗光下的信息不够清晰。尤其在使用第1层金属,第2层金属和第3层金属作为器件互连线时,光电二极管Si(硅)表面上的介质高度较高,金属线阻挡了部分光线入射到光电二极管中;并且,漂浮有源区与源跟随晶体管栅极相连接的金属线离电源金属线较近,漂浮有源区电容寄生大,导致信号电子转换成信号电压的幅度(转换增益)不大。
发明内容
本发明的目的是提供一种灵敏度高的小面积CMOS图像传感器列共享2×2像素单元及像素阵列。
本发明的目的是通过以下技术方案实现的:
本发明的CMOS图像传感器列共享2×2像素单元,单个像素包括光电二极管、电荷传输晶体管、选择晶体管、源跟随晶体管、复位晶体管、漂浮有源区及金属连线,由4个像素排列成2X2像素阵列作为一组像素单元;
每组像素单元的前列两个像素和后列两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区;
所述前列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的顶部,所述后列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的底部。
本发明的CMOS图像传感器像素阵列,包括多组权利要求1或2所述的CMOS图像传感器列共享2×2像素单元,多组像素单元在垂直和水平方向上排列成为二维像素阵列,所述二维像素阵列中金属连线使用两层金属线进行连接,包括第0层金属线和第1层金属线。
由上述本发明的技术方案可知,本发明的CMOS图像传感器列共享2×2像素单元及像素阵列,由于由4个像素排列成2X2像素阵列作为一组像素单元;每组像素单元的前列两个像素和后列两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区;CMOS图像传感器二维像素阵列中金属连线使用两层金属线进行连接,仅使用第0层金属线和第1层金属线作为器件的控制线而实现采集图像信息功能,不使用第2层或更高层金属线作为器件控制线,可降低光电二极管Si表面上的介质高度,使得更多的光入射到光电二极管,能够提高小面积像素传感器的用光效率和转换增益,从而提高灵敏度,可以有效提高小面积像素图像传感器的图像品质。
附图说明
图1是本发明的CMOS图像传感器列共享2×2像素单元的具体实施例一中四个像素组成的4T2S结构电路示意图;
图2是本发明的CMOS图像传感器列共享2×2像素单元的具体实施例一中四个像素组成的4T2S结构版图示意图;
图3是本发明的CMOS图像传感器阵列的具体实施例一中6x 4像素阵列电路示意图;
图4是本发明的CMOS图像传感器阵列的具体实施例一中6x 4像素阵列版图示意图。
具体实施方式
下面结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明的保护范围。
本发明实施例描述中,使用第0层金属线和第1层金属线并不是实现本发明唯一实施方式,也可使用第1层金属线和第2层金属线或其它层金属线来实现本发明像素结构优势。
本发明的CMOS图像传感器列共享2×2像素单元,其较佳的具体实施方式如图1、图2所示:
单个像素包括光电二极管、电荷传输晶体管、选择晶体管、源跟随晶体管、复位晶体管、漂浮有源区及金属连线,其特征在于:
由4个像素排列成2X2像素阵列作为一组像素单元;
每组像素单元的前列两个像素和后列两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区;
所述前列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的顶部,所述后列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的底部。
所述漂浮有源区与源跟随晶体管栅极在列方向上用第1层金属连线连接,该金属连线与电源金属连线不相邻。
本发明的CMOS图像传感器像素阵列,其较佳的具体实施方式如图3、图4所示:
包括多组上述的CMOS图像传感器列共享2×2像素单元,多组像素单元在垂直和水平方向上排列成为二维像素阵列,所述二维像素阵列中金属连线使用两层金属线进行连接,包括第0层金属线和第1层金属线。
所述二维像素阵列中,在列方向上同列像素间的电源线和列输出线使用第1层金属连线;
所述二维像素阵列中,在行方向上同行像素间的晶体管器件控制线使用第0层金属连线。
本发明解决现有图像传感器小面积像素灵敏度低的问题,仅使用第0层金属线和第1层金属线作为器件的控制线而实现采集图像信息功能,不使用第2层或更高层金属线作为器件控制线,可降低光电二极管Si表面上的介质高度,使得更多的光入射到光电二极管。漂浮有源区连接源跟随晶体管栅极的金属线远离电源金属线,可降低漂浮有源区的寄生电容,从而提高了信号电子转换为信号电压的幅度。因此,本发明的CMOS图像传感器列共享2×2像素单元结构能够提高小面积像素传感器的用光效率和转换增益,从而提高灵敏度,所以可以有效提高小面积像素图像传感器的图像品质。
实施例一:
如图1所示电路示意图,CMOS图像传感器列共享2×2像素单元采用4T2S结构,包括四个像素,像素11、像素12、像素21和像素22。PD11、PD12、PD21和PD22分别是像素11、像素12、像素21和像素22的光电二极管;TX11、TX12、TX21和TX22分别是像素11、像素12、像素21和像素22的电荷传输晶体管;RX1和RX2为复位晶体管,SF1和SF2为源跟随晶体管,SX1和SX2为选择晶体管;像素11和像素21共享复位晶体管RX1、源跟随晶体管SF1、选择晶体管SX1,像素12和像素22共享复位晶体管RX2、源跟随晶体管SF2、选择晶体管SX2;SX1和SF1位于前列像素11和像素21的顶部,SX2和SF2位于后列像素12和像素22的底部。FD1为像素11和像素21共享的漂浮有源区,FD2为像素12和像素22共享的漂浮有源区;SN1和SN2为列信号输出线,VC为电源线。
晶体管控制线SV1连接选择晶体管SX1的栅极,控制线TV1连接电荷传输晶体管TX11和TX12的栅极,控制线RV连接复位晶体管晶体管RX1和RX2的栅极,控制线TV2连接电荷传输晶体管TX21和TX22的栅极,控制线SV2连接选择晶体管SX2的栅极;SN1和SN2分别连接源跟随晶体管的源极,VC连接RX1、RX2、SX1和SX2的漏极;漂浮有源区FD1与源跟随晶体管SF1的栅极相连接,漂浮有源区FD2与源跟随晶体管SF2的栅极相连接。
图2所示为图1所示电路示意图对应的版图示意图。如图2所示,晶体管器件控制线SV1、TV1、RV、TV2和SV2使用第0层金属线,电源控制线VC和列信号输出线SN1、SN2使用第1层金属线;第0层金属控制线SV1、TV1、RV、TV2和SV2分别与相应晶体管的栅极多晶硅通过接触孔0相互接触,第1层金属控制线SN1、SN2和VC分别与相应晶体管的源极和漏极通过接触孔1相互接触;漂浮有源区FD1与SF1的栅极多晶硅之间使用第1层金属线通过接触孔1相互接触,漂浮有源区FD2与SF2的栅极多晶硅之间使用第1层金属线通过接触孔1相互接触。优选的,在本实施例中也可省去选择晶体管SX1和SX2,实施例中缺少选择晶体管并不会影响传感器正常工作,也不会影响本发明解决的技术问题。
上面所述的四个像素记为一组像素单元,本实施例中将多组像素单元在垂直和水平方向上排列成为二维像素阵列,并以6x4像素阵列为例进行示意。本发明的高灵敏度小面积CMOS图像传感器列共享2×2像素单元结构及二维像素阵列结构包括但并不局限于6x4像素阵列,而可适应其他多种尺寸像素阵列。
如图3所示,为6X 4像素阵列电路示意图;图3所示像素阵列电路示意图所对应的版图示意图如图4所示。
图3和图4所示像素阵列中,PD11~PD16为第1行像素的光电二极管,PD21~PD26为第2行像素的光电二极管,PD31~PD36为第3行像素的光电二极管,PD41~PD46为第4行像素的光电二极管;像素器件控制线TV1与第1行像素的电荷传输晶体管TX11~TX16的栅极多晶硅相连,像素器件控制线TV2与第2行像素的电荷传输晶体管TX21~TX26的栅极多晶硅相连,像素器件控制线TV3与第3行像素的电荷传输晶体管TX31~TX36的栅极多晶硅相连,像素器件控制线TV4与第4行像素的电荷传输晶体管TX41~TX46的栅极多晶硅相连;像素器件控制线SV1与选择晶体管SX11、SX13、SX15的栅极多晶硅相连,像素器件控制线SV3与选择晶体管SX31、SX22、SX33、SX24、SX35、SX26的栅极多晶硅相连,像素器件控制线SV5与选择晶体管SX42、SX44、SX46的栅极多晶硅相连;像素器件控制线RV1与复位晶体管RX11、RX22、RX13、RX24、RX15、RX26的栅极多晶硅相连,像素器件控制线RV3与复位晶体管RX31、RX42、RX33、RX44、RX35、RX46的栅极多晶硅相连。像素阵列中的列信号输出线SN1与第1列像素的源跟随晶体管SF11和SF31的源极相连,列信号输出线SN2与第2列像素的源跟随晶体管SF22和SF42的源极相连,列信号输出线SN3与第3列像素的源跟随晶体管SF13和SF33的源极相连,列信号输出线SN4与第4列像素的源跟随晶体管SF24和SF44的源极相连,列信号输出线SN5与第5列像素的源跟随晶体管SF15和SF35的源极相连,列信号输出线SN6与第6列像素的源跟随晶体管SF26和SF46的源极相连;电源控制线VC与像素阵列中各组像素单元的复位晶体管漏极端相连接,与像素阵列中各组像素单元的选择晶体管漏极端相连接;像素阵列中的各组像素单元FD区分别与相应源跟随晶体管的栅极相连接。
上述像素阵列中,同行像素器件控制线TV1~TV4、SV1、SV3、SV5、RV1、RV3使用第0层金属线;同列像素输出线SN1~SN6使用第1层金属线,电源线VC使用第1层金属线,各组像素单元的FD与相应源跟随晶体管的栅极连接线使用第1层金属线。需要特别说明的是,使用第0层金属线和第1层金属线并不是实现本发明唯一实施方式,也可使用第1层金属线和第2层金属线或其它层金属线来实现本发明像素结构优势。使用第N层及第N+1层金属线可根据具体像素设计情况而定,均可实现本发明提出的减少金属线使用层数,降低介质高度,提高用光效率的效果。由于改变金属线层级的像素结构其核心设计方法与上述实施例雷同,在此不做赘述。
本发明的CMOS图像传感器列共享2×2像素单元及像素阵列中,由于采用了以2X2像素阵列结构作为一组单元,每组单元中前列两个像素共享的选择晶体管和源跟随晶体管位于顶部,后列两个像素共享的选择晶体管和源跟随晶体管位于底部,并改进像素结构内晶体管及漂浮节点的连接方式,金属连线仅使用第0层金属线和第1层金属线作为器件的控制线而实现采集图像信息功能,没有使用第2层或更高层金属线作为器件控制线,有效降低了光电二极管Si表面上的介质高度,使得更多的光入射到光电二极管,提高用光效率。此外,本实施例的CMOS图像传感器列共享2×2像素单元的漂浮有源区连接源跟随晶体管栅极的金属线远离电源金属线,降低了漂浮有源区的寄生电容,从而提高了信号电子转换为信号电压的幅度。
因此,本发明的CMOS图像传感器列共享2×2像素单元结构能够提高小面积像素传感器的用光效率和转换增益,从而提高灵敏度,所以可以有效提高小面积像素图像传感器的图像品质。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明披露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求书的保护范围为准。
Claims (4)
1.一种CMOS图像传感器列共享2×2像素单元,单个像素包括光电二极管、电荷传输晶体管、选择晶体管、源跟随晶体管、复位晶体管、漂浮有源区及金属连线,其特征在于:
由4个像素排列成2X2像素阵列作为一组像素单元;
每组像素单元的前列两个像素和后列两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区;
所述前列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的顶部,所述后列两个像素共享的选择晶体管和源跟随晶体管位于像素单元的底部。
2.根据权利要求1所述的CMOS图像传感器列共享2×2像素单元,其特征在于,所述漂浮有源区与源跟随晶体管栅极在列方向上用第1层金属连线连接,该金属连线与电源金属连线不相邻。
3.一种CMOS图像传感器像素阵列,其特征在于,包括多组权利要求1或2所述的CMOS图像传感器列共享2×2像素单元,多组像素单元在垂直和水平方向上排列成为二维像素阵列,所述二维像素阵列中金属连线使用两层金属线进行连接,包括第0层金属线和第1层金属线。
4.根据权利要求3所述的CMOS图像传感器像素阵列,其特征在于:
所述二维像素阵列中,在列方向上同列像素间的电源线和列输出线使用第1层金属连线;
所述二维像素阵列中,在行方向上同行像素间的晶体管器件控制线使用第0层金属连线。
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