CN102866755A - 集成测试***上电复位装置 - Google Patents

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刘冰
孟升卫
李红杰
付平
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Harbin Institute of Technology
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Harbin Institute of Technology
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Abstract

集成测试***上电复位装置，涉及一种集成测试***上电复位装置。为了解决目前集成测试***的上电复位可靠性总是存在不稳定的情况的问题。它包括：CPU控制芯片，用于从Flash存储器中启动bootloader初始化CPU的各个寄存器；还用于读取DDR2模块的集成测试***的各个外设模块的固定地址，并判断所述地址的值是否为预设定值，若否，向所述地址写入预设值，并将复位信号通过PXIe接口模块发送给集成测试***的各个外设模块，若是，继续启动集成测试***；PXIe接口模块，用于连接CPU控制芯片与集成测试***的各个外设模块互相通讯；DDR2模块，用于存储可靠性复位判断标志。用于锂集成测试***可靠性复位。

Description

集成测试***上电复位装置
技术领域
本发明涉及一种集成测试***上电复位装置。
背景技术
随着集成测试***设备在军用和民用市场的日益普及，各个厂商及研究院所开发的满足不同需求的集成测试***（如VXI，PXI，PXIE）的***模块及外设模块也大量投入使用。各个厂商及研究院所的模块都是基于相关规范而生产，故它们之间可以兼容使用，但是由于每个模块的器件性能以及上电时序的影响，并不能保证所有外设模块都能上电有效复位，导致***控制器不能有效的检测到外设模块及对其进行相应的初始化。随着对集成测试***的深入研究，发现目前集成测试***的上电复位可靠性总是存在不稳定的情况。
发明内容
本发明的目的是为了解决目前集成测试***的上电复位可靠性总是存在不稳定的情况的问题，本发明提供一种集成测试***上电复位装置。
本发明的集成测试***上电复位装置，它包括CPU控制芯片、PXIe接口模块、DDR2模块和电源模块；
CPU控制芯片，用于从Flash存储器中启动bootloader初始化CPU的各个寄存器；还用于读取DDR2模块的集成测试***的各个外设模块的固定地址，并判断所述地址的值是否为预设定值，若否，向所述地址写入预设值，并将复位信号通过PXIe接口模块发送给集成测试***的各个外设模块，若是，继续启动集成测试***；
PXIe接口模块，用于连接CPU控制芯片与集成测试***的各个外设模块互相通讯；
DDR2模块，用于存储可靠性复位判断标志；
电源模块，用于为CPU控制芯片、PXIe接口模块和DDR2模块提供工作电源。
本发明的有益效果为：本发明可以让集成测试***的控制器能够在上电的时候可靠的复位各个外设模块，使其能正常工作。本发明可广泛应用于各种集成测试***的***控制器，无需对原有的硬件进行改动，只需要在上电过程中用软件做一定的处理即可满足需求。
附图说明
图1为本发明所述的集成测试***上电复位装置的整体结构示意图。
具体实施方式
具体实施方式一：结合图1说明本实施方式，本实施方式所述的集成测试***上电复位装置，
它包括CPU控制芯片、PXIe接口模块、DDR2模块和电源模块；
CPU控制芯片，用于从Flash存储器中启动bootloader初始化CPU的各个寄存器；还用于读取DDR2模块的集成测试***的各个外设模块的固定地址，并判断所述地址的值是否为预设定值，若否，向所述地址写入预设值，并将复位信号通过PXIe接口模块发送给集成测试***的各个外设模块，若是，继续启动集成测试***；
PXIe接口模块，用于连接CPU控制芯片与集成测试***的各个外设模块互相通讯；
DDR2模块，用于存储可靠性复位判断标志；
电源模块，用于为CPU控制芯片、PXIe接口模块和DDR2模块提供工作电源。
PXIe（PCI（(Peripheral Component Interconnection，周边元件扩展接口)eXtensions for Instrumentation Express，仪器利用其所使用的快速PCI总线）接口模块；
DDR2(Double Data Rate 2，双倍速率同步动态随机存储器2)；
Bootloader为集成测试***内核运行之前运行的一段小程序，启动Bootloader，是为了初始化硬件，然后引导集成测试***内核，直到集成测试***启动。
CPU控制芯片，负责管理***控制器上的各个外设以及与集成测试***的各个外设模块通信。在***上电时候，负责完成上电可靠性复位机制。
本实施方式中的DDR2模块采用CPU自带的DDR2控制器外加一个DDR2连接器，主要为CPU提供***运行的环境。
在***上电的时候，CPU从Flash中启动bootloader，初始化CPU的各个寄存器使相关的片上控制器可以正常工作，当bootloader完成了对DDR2模块的初始化后，CPU读取DDR2模块的内存条某几个固定的地址，如果读出的值不为预先设定值，那么CPU向以上地址写入预设值并复位***重启，复位信号通过PXIE连接器传送到集成测试***的各个外设模块，这样就完成了再复位，利用DDR2模块的掉电数据丢失的机制，只要***不掉电，就有且仅有一次复位。此时集成测试***的各个外设模块已经完成了上电过程，此刻复位就已经非常可靠。
具体实施方式二：本实施方式是对具体实施方式一所述的集成测试***上电复位装置的进一步说明，CPU控制芯片为飞思卡尔公司的型号为MPC8536芯片。
具体实施方式三：本实施方式是对具体实施方式一所述的集成测试***上电复位装置的进一步说明，PXIe接口模块包括PCIe交换芯片和PXIe连接器；PCIe交换芯片与CPU和PXIe连接器相连，完成CPU的PCI Express总线到PXIe连接器的路由功能。
具体实施方式四：本实施方式是对具体实施方式三所述的集成测试***上电复位装置的进一步说明，PCIe交换芯片为PLX公司的PEX8624芯片。
PCIe交换芯片采用PLX公司的PEX8624芯片来实现PCI Express接口路由电路。
本发明提供一种能让***控制器在集成测试***上电的时候对外设模块进行可靠性复位的方法，让各个厂商及研究院所的各个模块之间能更好的兼容。

Claims (4)

1.集成测试***上电复位装置，其特征在于，它包括CPU控制芯片、PXIe接口模块、DDR2模块和电源模块；
CPU控制芯片，用于从Flash存储器中启动bootloader初始化CPU的各个寄存器；还用于读取DDR2模块的集成测试***的各个外设模块的固定地址，并判断所述地址的值是否为预设定值，若否，向所述地址写入预设值，并将复位信号通过PXIe接口模块发送给集成测试***的各个外设模块，若是，继续启动集成测试***；
PXIe接口模块，用于连接CPU控制芯片与集成测试***的各个外设模块互相通讯；
DDR2模块，用于存储可靠性复位判断标志信息；
电源模块，用于为CPU控制芯片、PXIe接口模块和DDR2模块提供工作电源。
2.根据权利要求1所述的集成测试***上电复位装置，其特征在于，CPU控制芯片为飞思卡尔公司的型号为MPC8536芯片。
3.根据权利要求1所述的集成测试***上电复位装置，其特征在于，PXIe接口模块包括PCIe交换芯片和PXIe连接器；PCIe交换芯片与CPU和PXIe连接器相连，完成CPU的PCIExpress总线到PXIe连接器的路由功能。
4.根据权利要求3所述的集成测试***上电复位装置，其特征在于，PCIe交换芯片为PLX公司的PEX8624芯片。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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