CN102859462B - 带隙电压参考电路和装置 - Google Patents

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Abstract

一种用于产生带隙参考电压(VREF)的电路包含用于将第一电流供应到第一导体(NODE1)并将第二电流供应到第二导体(NODE2)的电路(I3×7)。所述第一导体响应于数字信号(CTL-VBE)而分别连续地耦合到多个二极管(Q0×16)，以致使所述第一电流连续地流入选定二极管中。所述第二导体耦合到当前未耦合到所述第一导体的所述二极管的集电极。所述二极管连续地耦合到所述第一导体，以使得所述第一电流分别致使所述二极管在所述第一导体上产生相对大的VBE电压，且所述第二电流致使未耦合到所述第一导体的若干组所述二极管在所述第二导体上产生相对小的VBE电压。所述相对大和相对小的VBE电压提供差分带隙电荷(QCA-QCB)，所述差分带隙电荷经平均以提供稳定的带隙参考电压(VREF)。

Description

带隙电压参考电路和装置
技术领域
本发明大体上涉及带隙参考电压电路。
背景技术
图1A展示常规的带隙电压参考电路1，带隙电压参考电路1包含放大器4，放大器4的(+)输入连接到电阻器R1的一个端子与二极管连接的NPN晶体管Q5的基极和集电极之间的结2。类似地，放大器4的(-)输入连接到电阻器R2的一个端子与电阻器R3的一个端子之间的结3。电阻器R3的另一端子连接到二极管连接的NPN晶体管Q4的基极和集电极。电阻器R1和R2的上部端子通过导体5连接到放大器4的输出，在所述输出上产生参考电压VREF。晶体管Q4和Q5的发射极连接到供应电压VSS。
例如图1A中所示的常规的带隙参考电路一般具有以下严重问题：所产生的参考电压VREF的热漂移的较差的长期稳定性和较宽的芯片间变化。常规的带隙参考电路通常提供用以调整“磁值”的微调能力，所述“磁值”是硅的实际带隙电压VBG，且通常为1.2伏。所产生的参考电压VREF是VBE电压(基极-发射极电压)与ΔVBE电压的总和，所述VBE电压是与绝对温度成反比的CTAT电压，且所述ΔVBE电压是与绝对温度成正比的PTAT电压(与绝对温度成比例)电压。所述ΔVBE电压是由于以下操作而产生：(1)迫使等同的电流流过经缩放的二极管连接的双极晶体管Q4和Q5，所述经缩放的二极管连接的双极晶体管Q4和Q5例如具有以1比8的比率缩放的发射极区域，(2)迫使经缩放的电流穿过等同的二极管连接的双极晶体管Q4和Q5，或(3)前述方法(1)和(2)两者的组合。
对于最实际的情况，ΔVBE电压小于VBE电压，且需要通过显著大的因子进行放大，通常约6到20，其取决于两个晶体管和流过所述两个晶体管的发射极电流被缩放的方式。通过额外的电路(例如，图1A中的放大器4和电阻器R1、R2和R3)来执行对两个分量VBE和ΔVBE的放大和相加。由放大器4产生的输出电压是VREF＝VBE+N×ΔVBE，其中N是增益因子。可从前述等式认识到，图1A中的带隙参考电路1对随机原因具有高敏感性，所述随机原因例如是组件失配、各种半导体芯片材料缺陷、温度变化、长期输入偏移电压漂移、集成电路芯片中的机械应力，以及施加到芯片的封装应力。
因为图1A中的带隙参考电路1使用经缩放的组件来产生必需的ΔVBE电压，所以出现对随机失配的高敏感性。举例来说，晶体管Q5的发射极区域可比晶体管Q4的发射极区域小8倍，且所述发射极区域主要决定了带隙参考电路1对以上提及的随机原因的总体敏感性。如果利用了包含电阻器R1和电阻器R2以及R3的经缩放的电流源，那么具有较低电阻的一个电阻器(即，电阻器R3)实质上影响了VREF对随机失配的敏感性。随机误差的支配源的变化影响了ΔVBE电压的值，将所述值乘以以上提及的增益因子N以确定所产生的参考电压VREF。放大器4的输入偏移电压和漂移通过其增益进行放大，且因此增加了所产生的参考电压VREF的芯片间可变性。支配了VREF对随机失配的敏感性的相同小区域组件(即，Q5)也对其上形成了电路的硅芯片的背部研磨应力和封装级应力敏感。
带隙参考电路1难以优化，因为尽管晶体管Q4和Q5的发射极区域和发射极电流密度的比率的减小导致了更好的组件匹配，但此减小也减小了ΔVBE电压的值，因此，需要较高的放大器增益。这种情况归因于“上涨了的”输入偏移电压和放大器4的偏移电压的相关联的漂移而遗憾地导致了所产生的参考电压VREF的较高的变化，且因此导致了所产生的参考电压VREF中的较高的噪声。
如上文所指示，大晶体管Q4和小晶体管Q5的发射极区域经缩放以便产生跨越电阻器R3的PTAT电压，且仅晶体管Q5的较小的发射极区域主要决定了随机的芯片间变化VREF。举例来说，如果晶体管Q4和Q5的发射极区域的比率是24，那么晶体管Q5可为具有一个“最小单位”发射极区域的单一“单位晶体管”，且较大的晶体管Q4可由具有总共24个单位发射极区域的24个并联连接的单位晶体管构成。那意味着仅单一小晶体管Q5的发射极区域中的随机芯片间变化(而不是所有单位晶体管的阵列的整个区域)直接导致了由图1A的带隙电压参考电路产生的输出带隙电压中的对应的随机芯片间变化。(如果在一阵列中存在多个元件或装置，那么相对于个别元件或装置的参数的随机变化的阵列参数的总变化显著低于所述阵列的任何单一元件或装置的参数变化。举例来说，在图1A中，小区域单位晶体管Q5的发射极区域比大区域晶体管Q4的发射极区域的变化得大得多，因为晶体管Q4具有大量小区域单位晶体管的平均特性。于是出现了问题，即，为了产生ΔVBE电压，必须使用大区域晶体管和小区域晶体管两者。但随机变化不大取决于大区域晶体管Q4，而是主要取决于单一小区域单位晶体管Q5，且因此不存在最佳地减小单一小区域单位晶体管的影响的方式。)运算放大器4通常具有约10的增益，且此导致其输入偏移电压和所述输入偏移电压的漂移乘以那个增益。上涨了的输入偏移电压经受随机芯片间变化，且因此对所产生的参考电压VREF的随机变化产生显著影响。
图1B是标题为“具有较低的积分器摆动和低复杂性的集成的SAR ADC和方法(Integrating SAR ADC and Method with Low Integrator Swing and Low Complexity)”的美国专利7,511,648的图6的复制图。图1B展示并描述了已知的带隙电压参考电路的结构和操作，所述带隙电压参考电路包含与图1A的带隙参考电路类似的基本的带隙参考电路以及积分器30和比较器22。积分器30与输入取样电容器C0和C1以及相关联的取样开关SW1和SW2一起工作。比较器22控制积分的方向。
图1C是标题为“混合Δ-Σ/SAR模/数转换器及其使用方法(Hybrid Delta-Sigma/SARAnalog to Digital Converter and Methods for Using Such)”的美国专利7,504,977的图3a的复制图。图1C展示了与图1B中的开关电路类似的已知开关电路，包含运算放大器412和比较器414。比较器414控制施加到运算放大器412的输入的经取样的带隙参考电压值的积分方向。
已知各种动态元件匹配技术，其中集成电路芯片中的例如电流源、电阻器或电容器等各种匹配的电路元件“旋转”或连续地连接到特定电路中，以便实际上提供匹配的电路元件的各种参数的平均值。这使包含此些匹配的电路元件的电路对所述电路元件的各种参数中的随机变化的敏感性最小化。具体来说，已在温度感测集成电路中利用连接到一对等同的二极管连接的晶体管中的每一者的多个电流源的动态元件匹配，以减小其基极-发射极电压之间的差电压ΔVBE的敏感性，从而减小其集电极电流中的随机失配。而且，已在以上提及的温度感测电路中使用取样电容器的动态元件匹配，以减小温度感测电路对取样电容器中的随机失配的敏感性。
然而，尽管动态元件匹配技术广泛用于许多应用中，然而，此些技术在许多应用中不适合，因为动态元件匹配通常涉及高度复杂、非常昂贵的电路、缓慢的电路操作，以及应付起来非常困难且代价高的波纹信号或音调的产生。用于带隙电压参考电路的各种“曲率校正”电路和技术是已知的。
因此需要解决以上问题并且实质上减小由此产生的带隙参考电压中的随机芯片间变化的带隙参考电压电路。
发明内容
简要描述，且根据一个实施例，本发明提供一种用于产生带隙参考电压(VREF)的电路，所述电路包含用于将第一电流供应到第一导体(NODE1)并将第二电流供应到第二导体(NODE2)的电路(I3×7)。所述第一导体响应于数字信号(CTL-VBE)而分别连续地耦合到多个二极管(Q0×16)，以致使第一电流连续地流入选定二极管中。第二导体耦合到二极管，所述二极管当前未耦合到第一导体。所述二极管连续地耦合到第一导体，以使得分别地，第一电流在第一导体上产生相对大的VBE电压，且第二电流致使未耦合到第一导体的二极管在第二导体上产生相对小的VBE电压。所述相对大和相对小的VBE电压提供了差分带隙电荷(QCA-QCB)，所述差分带隙电荷经平均以提供稳定的带隙参考电压(VREF)。
在一个实施例中，本发明提供一种包含带隙参考产生器电路(12)的带隙电压参考电路(10)，带隙参考产生器电路(12)包含用于将第一电流供应到第一导体(NODE1)并将第二电流供应到第二导体(NODE2)的电流源电路(I3×7)。多个二极管(Q0×16)各自具有耦合到第一参考电压(VSS)的阴极端子。第一开关群组(MN7×16)响应于第一数字控制信号(CTL-VBE)而分别使第一导体(NODE1)选择性地耦合到二极管(Q0×16)的阳极端子，以致使第一电流流入选定二极管(Q0)中。第二开关群组(MN4×16)响应于第一数字控制信号(CTL-VBE)而使第二导体(NODE2)选择性地耦合到未选择性地耦合到第一导体(NODE1)的二极管(Q0×16)的阳极端子，以致使第二电流流入未选择性地耦合到第一导体(NODE1)的二极管(Q0×16)中并在其间共享。第一控制信号(CTL-VBE)具有若干值，所述值致使二极管(Q0×16)连续地耦合到第一导体(NODE1)，以使得第一电流分别致使二极管(Q0×16)在第一导体(NODE1)上产生对应的相对大的VBE电压(VPTATP)，且第二电流致使未耦合到第一导体(NODE1)的连续地耦合的二极管(Q0×16)在第二导体(NODE2)上产生对应的相对小的VBE电压(VPTATN)。每一相对大的VBE电压与对应的相对小的VBE电压之间的差等于对应的ΔVBE电压。用于对相对大的VBE电压(VPTATP)与相对低的VBE电压(VPTATN)进行取样的取样电路(35)操作以产生差分带隙电荷(QCA-QCB)。通过取样电路(35)的第一(16)和第二(17)输出导体而耦合的平均电路(30)接收差分带隙电荷(QCA-QCB)，且操作以对连续的差分带隙电荷(QCA-QCB)求平均，以提供稳定的带隙参考电压(VREF)。在所描述的实施例中，开关控制器(20)产生第一控制信号(CTL-VBE)。
在一个实施例中，每一二极管是NPN二极管连接的晶体管。每一阳极端子包含二极管连接的晶体管的集电极，且每一阴极端子包含二极管连接的晶体管的发射极。电流源电路包含多个单位电流源(I3×7)，每一者递送单位电流(I3)，且二极管连接的晶体管(Q0×16)中的每一者是单位晶体管(Q0)。带隙电压参考产生器电路(12)包含第三开关群组(MP0×7)，以用于响应于第二数字控制信号(CTL-ISOURCE)而分别使第一导体(NODE1)选择性地耦合到单位电流源(I3×7)，从而产生第一电流，且还包含第四开关群组(MP2×7)，以用于响应于第二数字控制信号(CTL-ISOURCE)而使第二导体(NODE2)选择性地耦合到未选择性地耦合到第一导体(NODE1)的单位电流源(I3×7)，从而产生第二电流。第三导体(18)耦合到第一群组的开关(MN7×16)、第二群组的开关(MN4×16)、第五群组的开关(MN5×16)和第六群组的开关(MN0×16)。第五群组的开关(MN5×16)响应于第一数字控制信号(CTL-VBE)而使第四导体(NODE PTATP)耦合到第三导体(18)，以避免跨越第一群组(MN7×16)的晶体管的电压降误差，且第六群组的开关(MN0×16)响应于第一数字控制信号(CTL-VBE)而使第五导体(NODE PTATN)耦合到第三导体(18)，以避免跨越第二群组(MN4×16)的晶体管的电压降误差。
在所描述的实施例中，开关控制器(20)产生第二数字控制信号(CTL-ISOURCE)，以使得单位电流源(I3×7)连续地耦合到第二导体(NODE2)，以在第二导体(NODE2)上产生相对小的VBE电压，以使得未耦合到第二导体(NODE2)的单位电流源(I3×7)在第一导体(NODE1)上产生相对大的VBE电压，进而产生ΔVBE电压。
在所描述的实施例中，取样电路(35)包含第一取样电容器群组(C2×10)和第二取样电容器群组(C3×10)，以用于对相对大的VBE电压(VPTATP)和相对小的VBE电压(VPTATN)进行取样，从而产生第一输出电荷(QCA)和第二输出电荷(QCB)。第一(QCA)和第二(QCB)输出电荷分别被作为输入施加到平均电路(30)，对应的第一(QCA)和第二(QCB)输出电荷之间的差等于差分带隙电荷(QCA-QCB)。
在一个实施例中，晶体管是单位晶体管(Q0)，且单位晶体管(Q0×16)的数目(N)等于16。在一个实施例中，晶体管是单位晶体管(Q0)，且单位晶体管(Q0×16)的数目(N)等于16，且单位电流源(I3×7)的数目(M)等于7。
在一个实施例中，开关控制器(20)产生多个数字控制信号以作为对耦合到第一(C2×10)和第二(C3×10)取样电容器群组的取样电容器的各个开关的控制输入，以针对相对大的VBE电压(VPTATP)和相对小的VBE电压(VPTATN)的每一取样而旋转第一(C2×10)和第二(C3×10)取样电容器群组中的每一者中的取样电容器预定次数(L＝5)。
在一个实施例中，取样电路(35)包含第一微调电容器(C1)，第一微调电容器(C1)响应于第一数字微调信号(CTL-TRPA)而通过第一开关(MN15)耦合到第四导体(NODEPTATP)，且还响应于第二数字微调信号(CTL-TRNA)而通过第二开关(MN12)耦合到第五导体(NODE PTATN)。取样电路(35)还包含第二微调电容器(C0)，第二微调电容器(C0)响应于第三数字微调信号(CTL-TRPB)而通过第三开关(MN10)耦合到第四导体(NODEPTATP)，且还响应于第四数字微调信号(CTL-TRNB)而通过第四开关(MN11)耦合到第五导体(NODE PTATN)。
在一个实施例中，曲率校正电路(42)经耦合以在取样电路(35)的第一(16)和第二(17)输出导体中产生曲率校正电荷，以校正差分带隙电荷(QCA-QCB)中的曲率。
在一个实施例中，带隙参考产生器电路(12)包含第一反相器群组(INV9×16)，每一反相器具有耦合到第一数字控制信号(CTL-VBE)的输入和耦合到第二(MN4×16)和第六(MN0×16)群组的对应开关的控制端子的输出，所述第一数字控制信号(CTL-VBE)直接耦合到第一(MN7×16)和第五(MN5×16)群组的对应开关的控制端子。带隙参考产生器电路(12)还包含第二反相器群组(INV0×7)，每一者具有耦合到第二数字控制信号(CTL-ISOURCE)的输入和耦合到第四群组(MP2×7)的对应开关的控制端子的输出，所述第二数字控制信号(CTL-ISOURCE)直接耦合到第三群组(MP0×7)的开关的控制端子。
在一个实施例中，本发明提供一种用于产生带隙参考电压(VREF)的方法，所述方法包含：将第一电流供应到第一导体(NODE1)并将第二电流供应到第二导体(NODE2)；分别响应于第一数字控制信号(CTL-VBE)的连续值，连续地将第一导体(NODE1)耦合到多个二极管(Q0×16)的阳极端子，以致使第一电流分别连续地流入二极管(Q0)中；分别响应于第一数字控制信号(CTL-VBE)的连续值，连续地将第二导体(NODE2)耦合到未选择性地耦合到第一导体(NODE1)的二极管(Q0×16)的连续群组的阳极端子，以致使第二电流分别流入所述群组中的每一者的二极管(Q0×16)中并在其间共享；其中第一电流致使二极管(Q0×16)分别连续地在第一导体(NODE1)上产生对应的相对大的VBE电压(VPTATP)，且第二电流致使未选择性地耦合到第一导体(NODE1)的二极管(Q0×16)的连续群组连续地在第二导体(NODE2)上产生对应的相对小的VBE电压(VPTATN)，每一相对大的VBE电压与对应的相对小的VBE电压之间的差等于对应的ΔVBE电压；对相对大的VBE电压(VPTATP)和相对低的VBE电压(VPTATN)进行连续取样，以产生对应的差分带隙电荷(QCA-QCB)；以及对连续的差分带隙电荷(QCA-QCB)求平均，以提供稳定的带隙参考电压(VREF)。
在一个实施例中，每一二极管是NPN二极管连接的晶体管，且每一阳极端子包含二极管连接的晶体管的集电极，且每一阴极端子包含二极管连接的晶体管的发射极，且二极管连接的晶体管(Q0×16)中的每一者是单位晶体管(Q0)，其中所述方法包含分别响应于第二数字控制信号(CTL-ISOURCE)的连续值而连续地将第一导体(NODE1)耦合到多个单位电流源(I3×7)，以产生第一电流，且其中所述方法还包含响应于第二数字控制信号(CTL-ISOURCE)的连续值而连续地将第二导体(NODE2)耦合到未选择性地耦合到第一导体(NODE1)的单位电流源(I3×7)，以产生第二电流。
在一个实施例中，所述方法包含操作开关控制器(20)以产生第一(CTL-VBE)和第二(CTL-ISOURCE)数字控制信号，以使得单位电流源(I3×7)连续地耦合到第二导体(NODE2)，以在第二导体(NODE2)上产生相对小的VBE电压，且使得未耦合到第二导体(NODE2)的单位电流源(I3×7)在第一导体(NODE1)上产生相对大的VBE电压，进而产生ΔVBE电压。
在一个实施例中，所述方法包含操作取样电路(35)以连续地接收对应的相对大的VBE电压(VPTATP)和相对小的VBE电压(VPTATN)，从而产生对应的差分带隙电荷(QCA-QCB)的连续值，其中开关控制器(20)产生多个数字控制信号以作为输入来控制耦合到第一(C2×10)和第二(C3×10)取样电容器群组的各个开关，以便针对相对大的VBE电压(VPTATP)和相对小的VBE电压(VPTATN)的每一值的每一取样而旋转第一群组的取样电容器(C2×10)预定次数(L＝5)，以便针对相对大的VBE电压(VPTATP)和相对小的VBE电压(VPTATN)的每一值的每一取样而旋转第二群组的取样电容器(C3×10)预定次数(L＝5)。
在一个实施例中，本发明提供一种用于产生带隙参考电压(VREF)的电路，所述电路包含：用于将第一电流供应到第一导体(NODE1)并将第二电流供应到第二导体(NODE2)的构件(I3×7)；用于分别响应于第一数字控制信号(CTL-VBE)而连续地将第一导体(NODE1)耦合到多个双极二极管连接的晶体管(Q0×16)的集电极以致使所述第一电流连续地流入选定的二极管连接的晶体管(Q0)中的构件(MN7×16)；用于响应于第一数字控制信号(CTL-VBE)而连续地将第二导体(NODE2)耦合到当前未选择性地耦合到第一导体(NODE1)的二极管连接的晶体管(Q0×16)的集电极以致使所述第二电流流入未选择性地耦合到所述第一导体(NODE1)的晶体管(Q0×16)中并在其间共享的构件(MN4×16)；用于产生第一控制信号(CTL-VBE)以使得晶体管(Q0×16)连续地耦合到第一导体(NODE1)，以使得所述第一电流分别致使晶体管(Q0×16)在第一导体(NODE1)上产生对应的相对大的VBE电压(VPTATP)，且所述第二电流致使未耦合到第一导体(NODE1)的若干组晶体管(Q0×16)在第二导体(NODE2)上产生对应的相对小的VBE电压(VPTATN)的构件(20)，每一相对大的VBE电压与对应的相对小的VBE电压之间的差等于对应的ΔVBE电压；用于对相对大的VBE电压(VPTATP)和相对低的VBE电压(VPTATN)进行连续取样以产生对应的差分带隙电荷(QCA-QCB)的构件(35)；以及用于对连续的差分带隙电荷(QCA-QCB)求平均以提供稳定的带隙参考电压(VREF)的构件(30)。
附图说明
参考附图描述实例实施例，其中：
图1A是常规的带隙电压参考电路的示意图。
图1B是美国专利7,511,648的图6的副本，且展示已知的积分器和比较器电路。
图1C是美国专利7,504,977的图3a的副本，且展示用于对带隙电压参考电路进行取样的已知的开关电路。
图2A是本发明的带隙电压参考电路的示意图。
图2B是包含图2A的电路和积分器的带隙电压参考电路的方框图。
图2C是在图2A中产生控制信号的开关控制器的方框图。
图3是用于提供对由图2A的电路产生的带隙电压的曲率校正的电路的示意图。
具体实施方式
图2A，方框12的结构
图2A展示带隙电压参考***10，其具有动态元件匹配以减少归因于各种电路组件的参数中的正常变化而引起的电路不准确性。电压参考***10包含带隙参考产生器电路12，带隙参考产生器电路12的输出耦合到动态取样***35。在此实例中，参考产生器电路12包含M＝7个等同的电流源I3，共同标示为“I3×7”。所述7个电流源I3中的每一者具有耦合到VDD的一个端子和连接到对应的P沟道晶体管MP0的源极且还连接到另一对应的P沟道晶体管MP2的源极的另一端子。7个晶体管MP0被共同标示为“MP0×7”，且7个晶体管MP2被共同标示为“MP2×7”。晶体管MP0×7的栅极分别连接到传导数字控制信号CTL-ISOURCE的M＝7个位的总线的7个导体，且还分别连接到被共同标示为“INV0×7”的7个对应的反相器的输入。所述7个反相器INV0×7的输出分别连接到7个晶体管MP2×7的栅极。
晶体管MP0×7的漏极全部连接到被标示为“NODE1”的单一导体，且晶体管MP2×7的漏极全部连接到被标示为“NODE2”的单一导体。NODE1还连接到被共同标示为“MN7×16”的N＝16个N沟道晶体管的漏极，所述N＝16个N沟道晶体管的栅极分别连接到传导数字信号CTL-VBE的总线的N＝16个导体。晶体管MN7×16的栅极还连接到被标示为“INV9×16”的N＝16个反相器的输入。NODE2连接到被共同标示为“MN4×16”的16个N沟道晶体管的漏极，所述16个N沟道晶体管的栅极分别连接到所述16个反相器INV9×16的输出。16个晶体管MN7×16中的每一者的源极通过中间总线18的N＝16个导体中的对应一者而连接到被共同标示为“Q0×16”的16个二极管连接的NPN晶体管中的对应一者的集电极和基极、被共同标示为“MN5×16”的所述16个N沟道晶体管中的对应一者的漏极，和被共同标示为“MN0×16”的16个N沟道晶体管中的对应一者的漏极。晶体管Q0×16的发射极连接到VSS。晶体管Q0×16中的每一者是具有“单位发射极区域”的“单位晶体管”。
7位总线CTL-ISOURCE控制7个电流源I3的旋转，以使得每一者又变为单一晶体管电流源I3流过NODE2进入15个并联的二极管连接的晶体管Q0中，而其它6个电流源I3流过NODE1进入单一二极管连接的晶体管Q0中。总线CTL-VBE控制开关MN7×16和MN4×16，以使得15个二极管连接的晶体管Q0当前连接到NODE2，且一个单一“旋转了的”晶体管Q0当前连接到NODE1。通过将CTL-ISOURCE的6个位设定为“0”且将剩余的一个位设定为“1”，以使得等于6×I3的大电流流过NODE1进入单一二极管连接的晶体管Q0的相对小的单位发射极区域中，而实现对六个I3×7单位电流源中的每一者的旋转。当P沟道晶体管MP0×7被数字信号CTL-ISOURCE中的“1”关闭时，反相器INV0×7致使P沟道晶体管MP2×7接通，且反之亦然(即，当P沟道晶体管MP0×7被CTL-ISOURCE中的“0”接通时，反相器INV0×7还致使P沟道晶体管MP2×7关闭)。类似地，当N沟道晶体管MN7×16和MN5×16被CTL-VBE中的“0”关闭时，反相器INV9×16致使N沟道晶体管MN4×16和MN0×16接通，且以此类推。
类似地，16个晶体管MN4×16的源极还分别连接到中间总线18的对应的16个导体。晶体管MN5×16的源极连接到被标示为NODE PTATP的单一导体，且晶体管MN0×16的源极连接到被标示为NODE PTATN的单一导体。NODE PTATP上的电压是VPTATP，且NODE PTATN上的电压是VPTATN。
额外的开关MN5×16和MN0×16由CTL-VBE控制，以将单一二极管连接的晶体管Q0连接到NODE PTATP，且将其它15个二极管连接的晶体管Q0连接到NODE PTATN。此开关布置提供电流源I3×7与Q0×16阵列中的双极晶体管之间的“强制-电流/感测-电压连接”，且如下文所描述，消除了归因于跨越开关MN7×16和MN4×16的电压降而引起的误差。
总线CTL-VBE经控制以便连续地“旋转”Q0×16阵列中的全部双极晶体管，一次一个，以使得每一者又变为从NODE1吸收大电流6×I3且产生出现在NODE PTATP上的VBE电压VPTATP的值的单一单位晶体管Q0。结果，具有流过其的等于6个单位电流I3的相对大的电流的一个二极管连接的双极晶体管Q0(仅具有一个相对小的总单位发射极区域)连接到NODE PTATP以产生相对大的VBE电压VPTATP。具有总共15个单位发射极区域(在其间基本上均等地划分仅仅单一1单位电流)的剩余的15个双极二极管连接的晶体管Q0连接到NODE PTATN以产生相对小的VBE电压VPTATN。
响应于数字信号CTL-ISOURCE，电流源I3×7中的6个同时耦合到NODE1，且其中的1个耦合到NODE2，因此，来自电流源I3×7的总电流的大多数(即，6×I3)去向NODE1，且因此去向单一二极管连接的晶体管Q0的集电极和基极。同时，响应于数字信号CTL-VBE，二极管连接的晶体管Q0×16中的15个耦合到NODE2，且其中的1个耦合到NODE1，因此，来自电流源I3×7的总电流的非常小的部分(即，1×I3)去向NODE2，且因此基本上在其它15个并联连接的二极管连接的晶体管Q0当中均等地共享。这产生等于VPTATP的相对大的VBE电压，和等于VPTATN的相对低VBE的电压。因此，存在NODEPTATP上的第一CTAT VBE电压和NODE PTATN上的第二CTAT VBE电压。同时，在VPTATP与VPTATN之间存在PTAT电压差ΔVBE。由于电压VPTATP是VPTATN和ΔVBE的总和，所以使用电压VPTATP来用于构建带隙参考电压更便利。两个VBE电压VPTATP与VPTATN之间的差是将要以随后描述的方式取样的ΔVBE电压。
因此，图2A中所示的带隙电压参考电路10是基于二极管连接的NPN晶体管Q0的阵列(16元件阵列，更一般来说，是N元件阵列)和电流源I3的阵列(7元件阵列，更一般来说，是M元件阵列)。电流源I3通过开关MP0×7和MP2×7连接到NODE1和NODE2，以使得6个电流流过NODE1到达单一单位晶体管Q0，且仅一个电流流过NODE2到达6个并联的单位晶体管Q0。这允许容易地优化带隙电压参考电路10的设计。这是因为随机失配不取决于单一组件。如果需要较大的VBE电压，那么晶体管的比率可实质上增加，但所产生的参考电压的随机变化可能不增加，且可能实际上减小，因为可使用较大数目的双极晶体管，借此，随机变化的量取决于双极晶体管的整个阵列。这导致随机变化的量与电压参考电路中的缩放解除关系，以使得两者不是以随机变化的量取决于一个单一单位晶体管的方式相关的。
图2A，方框35的结构
在图2A的取样电路35中，单位电容器C2×10、C3×10、C1和C0的阵列可通过开关阵列耦合到VPTATP、VPTATN和VSS，所述开关阵列包含MN44×10、MN45×10、MN47×10、MN50×10、MN53×10、MN57×10、MN8、MN9、MN10、MN11、MN12和MN15。
图2A中的取样***35包含N沟道晶体管MN15，N沟道晶体管MN15的漏极通过NODE PTATP耦合到N沟道晶体管MN10、被标示为“MN57×10”的10个N沟道晶体管，和被标示为“MN50×10”的10个N沟道晶体管中的每一者的漏极。晶体管MN15的栅极连接到数字控制信号CTL-TRPA和“或非”门31的一个输入。晶体管MN15的源极连接到N沟道晶体管MN12的源极、N沟道晶体管MN9的漏极和微调电容器C1的一个端子。电容器C1的另一端子连接到导体16。晶体管MN12的栅极连接到数字信号CTL-TRNA和“或非”门31的另一输入。“或非”门31的输出连接到晶体管MN9的栅极。晶体管MN9的源极连接到VSS。晶体管MN12的漏极通过NODE PTATN连接到N沟道晶体管MN11、被标示为“MN47×10”的10个N沟道晶体管，和被标示为MN53×10的10个N沟道晶体管中的每一者的漏极。晶体管MN10的栅极连接到数字信号CTL-TRPB和“或非”门32的一个输入，“或非”门32的输出连接到N沟道晶体管MN8的栅极。晶体管MN8的源极连接到VSS。晶体管MN10的源极连接到N沟道晶体管MN11的源极、晶体管MN8的漏极和微调电容器C0的一个端子，微调电容器C0的另一端子连接到导体17。晶体管MN11的栅极连接到数字信号CTL-TRNB和“或非”门32的另一输入。
10个晶体管MN57×10的栅极分别连接到数字信号CTL-PTATPA的10个位，且分别连接到被标示为“33×10”的10个“或非”门中的每一者的第一输入。10个“或非”门33×10的输出分别连接到被标示为“MN45×10”的10个N沟道晶体管的栅极，所述10个N沟道晶体管的源极全部连接到VSS。晶体管MN45×10的漏极分别连接到晶体管MN57×10的源极和被标示为“C2×10”的10个电容器中的每一者的一个端子，且还连接到晶体管MN47×10的源极。电容器C2×10的另一端子连接到导体16。
10个晶体管MN47×10的栅极分别连接到数字信号CTL-PTATNA的10个位，且分别连接到被标示为33×10的10个“或非”门中的每一者的第二输入。10个晶体管MN50×10的栅极分别连接到数字信号CTL-PTATPB的10个位，且分别连接到被标示为“34×10”的10个“或非”门中的每一者的第一输入。10个“或非”门34×10的输出分别连接到被标示为“MN44×10”的10个N沟道晶体管的栅极，所述10个N沟道晶体管的源极全部连接到VSS。晶体管MN44×10的漏极分别连接到晶体管MN50×10的源极和被标示为“C3×10”的10个电容器中的每一者的一个端子，且还连接到晶体管MN53×10的源极。电容器C3×10的另一端子连接到导体17。10个晶体管MN53×10的栅极分别连接到数字信号CTL-PTATNB的10个位，且分别连接到被标示为34×10的10个“或非”门中的每一者的第二输入。
在图2A中，被取样到电容器C2×10上的VBE和ΔVBE电压导致对应的带隙电荷QCA经由导体16转移到积分器30的第一输入，如图2B中所示。同时，被取样到电容器C3×10上的VBE和ΔVBE电压导致对应的带隙电荷QCB经由导体17转移到积分器30的第二输入，如随后描述。
参看图2B，带隙电压参考***10A包含图2A的带隙电压参考***10，其中差分带隙电荷QCA-QCB经由导体16和17被馈送到积分器30中。积分器30可与图1B中所示的积分器30相同。在一个应用中，带隙参考电压***10A可耦合到输入电压取样***22，如通过图2B中的虚线所指示。此情况下，通过对外部输入电压Vin+和Vin-进行取样而获得的电荷分别与电荷QCA和QCB进行组合，以使得积分器30有助于外部差分输入电压Vin+-Vin-的模/数转换。
图2C展示开关控制器20，开关控制器20产生所有上文提及的图2A中的数字控制信号，且还产生随后提及的图3中的控制信号。此开关控制器可容易以许多不同方式实施，例如，通过状态机或各种二进制计数器。
图2A，方框12的操作
在任何给定时间的VBE和ΔVBE电压的值与在图1A中所示的基本电路中的情况一样对失配、应力和缺陷敏感。使得图2A的电路对上文提及的组件失配、半导体芯片材料缺陷、温度变化、长期输入偏移电压漂移和机械应力较不敏感的方法是使用电流I3×7和双极晶体管Q0×16的动态元件匹配“旋转”。为了减少此敏感性，控制总线CTL-ISOURCE旋转每个电流源I3×7，使得每一者又变为NODE1上的单位电流源，且控制总线CTL-VBE旋转每个双极晶体管，使得每一者又变为连接到NODE PTATP的单位晶体管。旋转经执行以使得单一晶体管Q0与流过其的等于(M-1)×I3的电流存在M×N个组合，其中M是单位电流源I3的数目，且N是单位二极管连接的晶体管Q0的数目。
每当图2B中的带隙电压参考***10A的积分器30需要产生参考电压VREF的新值时，差分带隙参考电荷QCA-QCB的新值首先被取样，且随后通过取样电容器C2×10和C3×10传递到积分器30的输入。通过对当前的上文提及的VBE和ΔVBE电压进行取样来获得差分带隙电荷QCA-QCB的所述新值。每一取样导致在图2B中的积分器30的输出5上产生参考电压VREF的新中间或瞬时值，直到对I3×M个电流、Q0×N个二极管连接的双极晶体管和L个电容性取样组合的M×N×L个可能的组合的所有积分已执行，进而提供经取样的VBE和ΔVBE电压的平均值为止。在此实例中，M＝7、N＝16且L＝5。
当所有旋转已完成，且差分带隙电荷QCA-QCB的对应值已进行积分，从而提供VBE和ΔVBE的平均值时，由积分器30产生的VREF的所得平均值对带隙电压参考电路10A的内部组件的随机失配相对不敏感，且还对其中形成了带隙参考电压电路的集成电路芯片中的温度、输入偏移电压的长期漂移和机械应力相对不敏感。
为了获得差分带隙电荷QCA-QCB的每一新值，通过提供CTL-VBE的下一值而执行对晶体管Q0×16中的下一者的额外旋转。通过CTL-ISOURCE的下一值选择电流源I3×7中的另一者的下一值以经由NODE2流过其它15个晶体管Q0；其它6个电流源I3流过NODE1到达单一经旋转晶体管Q0。接着，执行对VBE和ΔVBE的新值的前述取样，以提供QCA-QCB的下一对应值以作为积分器30的下一输入值。
先前提及的16个晶体管MN7和16个晶体管MN5，还有16个晶体管MN4和16个晶体管MN0成对操作，以消除归因于跨越晶体管MN7和MN4的IR电压降而引起的误差。跨越每一晶体管MN7的归因于流过其的6×I3电流而引起的电压降产生额外误差。为了避免此误差，提供两组16个对应的晶体管MN7×16和MN5×16。此“双开关”布置允许跨越双极晶体管Q0的VBE电压被直接感测，以便消除上文提及的归因于跨越晶体管MN7×16的IR降而引起的误差。当MN7×16个晶体管中的一者接通，即启用时，那个晶体管提供从NODE1到16个双极二极管连接的晶体管Q0×16中的一者的基极和集电极的连接，且同时通过MN5×16朝向取样***35中的电容器阵列提供选定的单一晶体管Q0上的电压。所述选定的单一二极管连接的晶体管Q0的集电极和基极上的电压通过对应的晶体管MN5×16被直接感测，因为没有电流流过它，原因是晶体管MN5×16的源极仅连接到电容性负载。(这可被视为强制感测对应的二极管连接的双极晶体管。)晶体管MN4×16和MN0×16以类似方式工作，以允许对通过15个对应的晶体管MN0×16而耦合到NODE2的剩余15个晶体管Q0×16的集电极和基极电压的直接感测，因为没有电流流过它们，原因是晶体管MN0×16的源极仅连接到电容性负载。
图2A，取样***35的操作
图2A的电路操作以通过使用取样***35中所示的相关联的取样开关的阵列同时地将VPTATP取样到取样电容器C2×10的选定群组上，且还将VPTATN取样到取样电容器C3×10的选定群组上(或反之亦然)。举例来说，在通过CTL-VBE选择特定单位晶体管Q0且通过CTL-ISOURCE选择特定单位电流源I3之后，通过数字信号CTL-PTATNA、CTL-PTATPA、CTL-PTATPB和CTL-PTATNB的合适值选择单位电容器C2×10和C3×10的特定组合，以便对所得的当前的VBE和ΔVBE电压进行适当地取样。取样电路35的结构允许电容器C0、C1、C2×10和C3×10中的每一者的左端子连接到电压VPTATP、VPTATN和接地中的任一者。CTL-PTATPA通过施加到N沟道晶体管MN57×10的栅极的“1”将选定数目的电容器C2×10连接到VPTATP，且CTL-PTATNA通过施加到N沟道晶体管MN47×10的栅极的“1”将选定数目的电容器C2×10连接到VPTATN。
类似地，CTL-PTATPB通过施加到晶体管MN50×10的栅极的“1”将选定数目的电容器C3×10连接到VPTATP，且CTL-PTATNB通过施加到晶体管MN53×10的栅极的“1”将选定数目的电容器C3×10连接到VPTATN。应注意，如果“0”存在于CTL-PTATNA和CTL-PTATPA的对应位上，则对应的取样电容器C2×10的左端子通过对应的“或非”门33×10的反相操作而连接到VSS。然而，CTL-PTATNA和CTL-PTATPA的对应位从不同时等于“1”，因为那样将把VPTATP短路到VPTATN。类似地，如果“0”存在于CTL-PTATNB和CTL-PTATPB的对应位上，则对应的取样电容器C3×10的左端子通过对应的“或非”门34×10的反相操作而连接到VSS。CTL-PTATNB和CTL-PTATPB的对应位从不同时设定成等于“1”，以便避免将VPTATP短路到VPTATN。
应注意，节点16和17上的电压包含积分器30的相对于VSS的共模电压，且在导体16与17之间的差分电压是零(如果积分器30是理想的积分器)。差分带隙电荷QCA-QCB通过导体16和17被有效地传递到积分器30的输入(图2B)。此电荷倾向于改变导体16和17的电压，但积分器30通过将电荷移动穿过导体16和17进入图2B中的积分器30的反馈回路中存在(但未图示)的积分电容器(例如，图1C中的积分电容器440a和440b)而作出响应。电容器C2×10和C3×10还有图2A中的微调电容器C0和C1充当积分器30的输入电容器来实现对中间差分参考电荷值QCA-QCB的序列的积分或平均。
带隙电压参考电路10A(图2B)的每一循环涉及2个阶段(如从其取得图1C的现有技术专利7,504,977中所阐释)。第一阶段可被称作“自动归零阶段”(对积分器30的所有偏移电压执行自动归零)，且第二阶段可被称作“积分阶段”。电容器C2×10和C3×10中的每一者可用于对VPTATP与VPTATN之间的ΔVBE电压或者VPTATP与VSS之间的ΔVBE电压进行取样。
举例来说，在每一循环期间，电容器C2×10或C3×10中的一些用于对VBE电压进行取样，且那个群组中的剩余电容器用于对ΔVBE电压进行取样。在此实例中，2对电容器(每一对包含一个C2取样电容器和一个C3取样电容器)用于对VBE电压进行取样，且8对用于对ΔVBE电压进行取样。在第一阶段期间，基本上同时地(1)所有10个电容器C2×10的左端子连接到VPTATP；(2)8个电容器C3的左端子连接到VPTATN；以及(3)2个电容器C3的左端子连接到接地。
随后，在第二阶段期间，各种晶体管开关的状态改变，以使得8个取样电容器C2的左端子从先前阶段的VPTATP电压改变为VPTATN，这意味着到导体16的电荷传递表示ΔVBE电压乘以8×C2，即乘以8个单位电容。其它2个电容器C2的左端子从VPTATP去向VSS，这意味着针对其它两个电容器C2的在导体16上传递的电荷QCA表示对应于VBE电压乘以2×C2(即，乘以2个单位电容)的电荷传递。
在相同的第二阶段期间，所有10个电容器C3×10的左端子改变为VPTATP。因此，在先前阶段中曾连接到接地的2个电容器C3现在改变为VPTATP，且此导致从这2个电容器将乘以2倍C3的电荷传递到导体17。那代表VBE电压VPTATP。曾连接到VPTATN现在去向VPTATP的其它8个单位电容器C3表示对应于ΔVBE电压乘以8×C3的电荷传递。导体16去往更负的电压，且表示ΔVBE和VBE的电荷在一个方向上被传递到导体16。类似地，表示ΔVBE和VBE的电荷在相反的方向上被传递到导体17。因此，表示中间值VREF的差分电荷被传递到导体16和17。此差分电荷被积分或传递到图2B中的积分器30的反馈电容器(例如，图1C中的积分器30的积分反馈电容器440a和440b)中。
应注意，上文所提及的图1B(其等同于专利7,511,648的图6)展示了具有双极“带隙”晶体管MN0和MN1、开关SW1和SW2以及电容器C0和C1的类似带隙参考电路。图1B中的晶体管MN0和MN1分别类似于图2A中的一个Q0晶体管和15个Q0晶体管。图1B中的电容器C0和C1对应于图2A中的取样电容器C2×10和C3×10。而且，在先前提及的图1C(其等同于上文提及的专利7,504,977的图3a)中，电容器432a和432b分别对应于图2A中的电容器C2和C3，且导体484和485分别对应于图2A中的导体16和17。
因此，VPTATP被取样为第一VBE电压，且VPTATN被取样为第二VBE电压，且VPTATP与VPTATN之间的差等于ΔVBE电压。VPTATP和VPTATN两者都是“VBE电压”，因为其是通过强制单位电流I3×7的上文提及的组合穿过二极管连接的双极晶体管Q0×16的各种组合并直接感测其所得的发射极-集电极电压而获得的电压。由于VPTATP与VPTATN之间的差等于ΔVBE，VPTATP等于VPTATN加上前述ΔVBE电压，因此，仅对VPTATP进行取样是便利的，因为其包含ΔVBE分量。
如果不存在如图2B中的对外部输入电压的取样，则积分器30基本上作为低通滤波器操作，其中差分电荷QCA-QCB在每个循环被积分，且在每个循环期间，积分器30从其积分电容器损失一些电荷。在一时间间隔中，积分产生参考电压VREF的平均值。然而，在其中积分器30如图2B中对外部输入电压VIN +-VIN -进行积分的情况下，每当比较器(例如，图1B中的比较器22)开关时，随后积分器30便在下一循环期间在相反方向上对参考电压进行积分，并且对经取样的外部输入电压进行积分。
再次参看图2B，带隙参考电压电路10A的一个应用是将其与外部输入电压取样***22结合使用，如通过图2B中的虚线所指示。随后，图2A中的取样***35操作以对表示由带隙参考产生器12产生的带隙参考电压VBE+ΔVBE的差分参考电荷QCA-QCB进行取样，且类似的取样***(未图示)对表示外部差分输入电压Vin+-Vin-的差分参考电荷进行取样，一般如图1C中所指示且在上文提及的以引用的方式并入的专利7,504,977中所描述。待测量的外部电压在每个循环被取样，且当比较器在一个方向上或另一方向上切换状态时，由图2A中的带隙参考产生器12产生的带隙参考电荷QCA-QCB与表示外部输入电压的电荷一起进行积分。在图1C中，参考电压和开关404、406、408、402和电容器432a和432b包含于对外部参考电压的取样***中，其中Vin+和Vin-构成与开关424a、422a、422b、424b以及电容器430a和430b一起工作的外部差分输入电压。
上文提及的单位微调电容器C0和C1用于微调所产生的参考电压VREF。所述对单位微调电容器C0和C1可充当具有微调值的电容器对，或充当仅用于一些循环中且不用于其它循环中的一对单位电容器(即，以时分模式)。微调电容器C1和C0各自由1个单位电容组成，且可分别与取样电容器C2×10和C3×10并联连接。如果C1和C0两者都是可微调的电容，则其各自可等于单位电容的一半，且ΔVBE和VBE电压的对应的取样量可经调整以便实现在一温度范围内的参考输出电压VREF的恒定值。或者，如果C1和C0是不可微调的电容器，则可使用C1和C0以使得通过仅在部分时间使用它们，它们实际上是可微调的。
图3展示为图2A的电压参考电路10提供曲率校正的电路40。电路40包含曲率校正电路42，曲率校正电路42的输出被施加到取样电路44的输入。曲率校正电路42包含P沟道晶体管MP23和MP24(其源极连接以接收PTAT电流IPTAT)，且还包含P沟道晶体管MP25和MP26(其源极连接以接收CTAT电流ICTAT)。晶体管MP23和MP25的栅极连接到传导数字信号CTL-CC的导体45。晶体管MP24和MP26的栅极通过导体46连接到反相器INV11的输出，所述反相器的输入连接到导体45。晶体管MP23和MP26的漏极通过导体41连接到二极管连接的NPN晶体管Q1(其发射极连接到VSS)的集电极和基极，且晶体管MP24和MP25的漏极通过导体43连接到二极管连接的NPN晶体管Q2(其发射极连接到VSS)的集电极和基极。在导体41上产生电压VCCP，且在导体43上产生电压VCCN。
图3的取样电路44包含N沟道晶体管MN16(其漏极连接到导体41)，且还包含N沟道晶体管MN17(其漏极连接到导体43且其源极通过导体47连接到晶体管MN16的源极、N沟道晶体管MN18的漏极，和可调整电容器C6的一个端子(其另一端子连接到图2A的QCA导体16))。晶体管MN16的栅极通过导体54连接到数字信号CTL-CCPA和“或非”门50的一个输入，“或非”门50的输出连接到晶体管MN18的栅极，晶体管MN18的源极连接到VSS。“或非”门50的另一输出通过导体53连接到晶体管MN17的栅极和数字信号CTL-CCNA。类似地，取样电路44包含N沟道晶体管MN15(其漏极连接到导体41)，且还包含N沟道晶体管MN14(其漏极连接到导体43且其源极通过导体48连接到晶体管MN15的源极、N沟道晶体管MN19的漏极，和可调整电容器C5的一个端子(其另一端子连接到图2A的QCB导体17))。晶体管MN15的栅极通过导体55连接到数字信号CTL-CCPB和“或非”门51的一个输入，“或非”门51的输出连接到晶体管MN19的栅极，晶体管MN19的源极连接到VSS。“或非”门51的另一输出通过导体56连接到晶体管MN14的栅极和数字信号CTL-CCNB。
在图3的方框42中，两个电流源(未图示)供应施加于两个二极管连接的晶体管Q1和Q2的两个电流IPTAT和ICTAT。所得的曲率校正电压被一对电容器C5和C6取样。为实现最佳参考曲率，C5和C6可为可微调的电容器或其可为仅用于取样循环的一部分中的一对标准电容器。控制信号CTL-CC切换两个双极晶体管Q1和Q2之间的两个电流IPTAT和ICTAT，且以此方式，基本上消除了所述双极晶体管之间的任何失配的效应。
在操作中，图3中的可微调电容器C5和C6、各个开关以及数字信号CTL-CCNA、CTL-CCPA、CTL-CCPB和CTL-CCNB提供对电压VCCP和电压VCCN的取样。各个开关操作以致使对VCCP和VCCN的取样提供所需的极性，使得其可增加或减小正由图2A的带隙电压参考电路10产生的QCA和QCB的值，这是实现对正由带隙电压参考电路10产生的差分参考电荷QCA-QCB的所需的曲率校正所需的。
图3中的曲率校正电路40的输出叠加于图2A中的输出导体16和17上，以便校正带隙参考产生器电路12的曲率。在图3中，一起使用PTAT电流IPTAT和CTAT电流ICTAT导致相对于温度的相反变化，且导致产生自身具有与图2A中的取样***35的输出处所产生的曲率方向相反的方向上的大曲率的校正电压。通过将此曲率校正电压叠加到在图2A中的导体16与17之间产生的输出电压上，最终的带隙参考电压VREF的曲率特性得以有效地校正。电流IPTAT和ICTAT通过晶体管MP23、MP24、MP25和MP26进行交换，以提供连续的或交替的电容性取样循环，从而将图3中的晶体管Q1与Q2之间的失配的效应进行平均。
图2A和2B中所示的本发明的实施例不同于现有技术之处在于提供了选择晶体管Q0×16中的哪一者是带隙电压参考电路中的单一单位发射极区域元件，且哪些其它15个Q0×16晶体管形成15个单位发射极区域元件的能力。举例来说，在一个循环中，可将晶体管Q0×16中的第一晶体管选择为单位晶体管，且在下一循环中，可选择第二晶体管Q02，且以此类推。通过此“旋转”，所产生的参考电压VREF的值可基于由16个晶体管Q0×16的整个阵列产生的VBE电压和ΔVBE电压的平均值。因此，误差、噪声等的量不取决于一个单一晶体管(例如，图1A中的晶体管Q5)。在任何循环期间的电压VPTATP取决于晶体管Q0×16中的哪一晶体管是选择循环，且所有其它Q0晶体管在后面的循环中一次被选择一个。
总的来说，本发明的所描述的实施例应用一种动态元件匹配旋转技术来消除PTATΔVBE电压和CTAT VBE电压对产生参考电压VREF的双极晶体管的随机变化的敏感性。所述动态元件匹配旋转通过以下方式实质上消除了图1A中的放大器的偏移和漂移的效应和产生VBE和ΔVBE电压的电流源的失配的效应：将用于产生ΔVBE和VBE电压并对其进行取样的电路的这些和其它组件的参数求平均。这与比通常在现有技术中利用的技术使用更多电路和更多功率的技术形成对比。
所述动态元件匹配旋转技术经应用以“旋转”取样电路35中的各种电容器，使得其全部用以在连续循环期间对VBE电压和ΔVBE电压进行选择性地取样。如此，实现VBE和ΔVBE电压的组合，而不需要放大器和其相关联的偏移和漂移。还通过求平均来消除取样电容器的失配的效应。如果参考取样电容器在L个循环(在此实例中是5个循环)中进行完全的旋转，且如果M、N和L是相对质数，那么在M×N×L个循环(在此实例中是16×7×5＝560个循环)之后导出平均参考值。在已执行图2A的带隙电压参考电路10的所有M×N×L个取样循环之后(其中M等于电流源I3的数目，N等于晶体管Q0的数目，且L是用于VBE和ΔVBE电压的取样中的电容器对的数目)，带隙差分电荷QCA-QCB的所得平均值比现有技术中所使用的带隙电压参考电路具有对个别VBE和ΔVBE电压的随机失配、缺陷和应力小得多的敏感性。
上文所描述的带隙电压参考电路提供了使用非常小的集成电路芯片区域实现的极佳长期稳定性和其温度漂移的紧密分布的优点。此外，所描述的带隙参考电压电路具有提供高参考电压值且因此提供***中的较低噪声和功率消耗的能力。而且本发明的所描述的实施例的所产生的带隙参考电压VREF的值仅取决于流过参与确定参考电压VREF的双极晶体管Q0×16的电流I3×7的平均值，且作为二次效应，取决于形成VBE和ΔVBE电压的电流源的平均值而不是实际值。本发明还避免所产生的参考电压VREF对放大器的偏移和漂移敏感。此外，所描述的带隙电压参考电路的敏感性取决于所使用的芯片区域的总量，而不是单一单位双极晶体管的区域。举例来说，如果双极晶体管在1比15的比率下缩放，则输出值VREF将取决于16个晶体管Q0×16的阵列的随机变化，而非取决于如图1A中的单一晶体管的随机变化。
此外，所描述的电路拓扑允许更积极地缩放晶体管区域和电流比率。对带隙产生电路12中的电流比率的积极缩放可产生大ΔVBE电压，且此允许使用少量取样电容器。此又允许实现VREF的更高的放大值。而且，图2A的带隙电压参考***10电路在供应电压VDD的低值下操作，且可提供比供应电压VDD高的参考电压VREF的高有效值。
虽然已参考本发明的若干特定实施例描述了本发明，但所属领域的技术人员将能够在不脱离本发明的真实精神和范围的情况下对本发明的所描述的实施例作出各种修改。期望非实质上不同于权利要求书中所叙述的元件或步骤但以实质上相同的方式分别执行实质上相同的功能以实现与所主张的元件或步骤相同的结果的所有元件或步骤均在本发明的范围内。
举例来说，表示ΔVBE和VBE电压的电荷被传递穿过图2A中所示的本发明的实施例中的取样电容器C2×10和C3×10。在此实例中使用10对取样电容器C2和C3，其中在取样电容器的L＝5个组合中的每一者中，使用2对取样电容器(来自C2和C3中的每一者的两对)来对VBE进行取样，且使用其它8对来对ΔVBE进行取样。然而，如果替代地，取样电容器C2和C3的每一群组是由5个而不是10个单位电容器构成，则取样操作将是相同的。在那种情况下，1对将用于对VBE进行取样，且其它4对将用于对ΔVBE进行取样，且L将仍等于5。
此外，可使用单位电流源I3和单位晶体管Q0的各种模式。举例来说，如果提供单位电流源I3的3个组合和单位晶体管Q0的4个组合，则一种旋转它们的方式将是提供单位电流I3的第一可能的组合，且随后旋转单位晶体管Q0的所述4个组合。随后，可提供单位电流的第二组合，且可再次旋转单位晶体管的所述4个组合。随后此程序可针对单位电流的最后一个组合进行重复，且将在3×4＝12个循环中实现所有12个可能的组合。然而，旋转单位电流源I3的3个组合和单位晶体管Q0的4个组合的另一方式将是，在第一循环期间使用单位电流的第一组合和单位晶体管的第一组合，在第二循环期间使用单位电流的第二组合和单位晶体管的第二组合，在第三循环期间使用单位电流的第三组合和单位晶体管的第三组合，在第四循环期间使用单位电流的第一组合和单位晶体管的第四组合，且在第五循环期间使用单位电流的第二组合和单位晶体管的第一组合。如果单位电流的组合的数目和单位晶体管的组合的数目两者都是质数，那么在单位电流和单位晶体管的组合的与先前实例中相同的总数中，将已实现所有单位晶体管和所有单位电流的旋转，且将已实现良好的匹配。但如果单位电流的组合和单位晶体管的组合的数目不是质数，那么将尚未实现此实例中的所有单位晶体管和所有单位电流的旋转。对于此旋转技术，如果组合的数目不是质数，那么将不实现良好的平均结果。
尽管二极管连接的NPN晶体管由于其具有比简单的PN二极管更理想的电路特性而用作所描述的实施例中的二极管，但在一些应用中，可利用PN二极管。
在图2A中，流入晶体管Q0×16中的所有电流是PTAT电流。具有PTAT电流的双极晶体管实现最佳的曲率特性。然而，可使用其它种类的电流，例如CTAT电流或零温度系数电流。

Claims (20)

1.一种带隙电压参考电路，其包括：
带隙参考产生器电路，其包含
电流源电路，其用于将第一电流供应到第一导体且将第二电流供应到第二导体，其中所述电流源电路包含多个单位电流源，每一者用于递送单位电流；
多个二极管，各自具有耦合到第一参考电压的阴极端子；
第一开关群组，其用于响应于第一数字控制信号而分别使所述第一导体选择性地耦合到所述二极管的阳极端子，以致使所述第一电流流入选定二极管中；
第二开关群组，其用于响应于所述第一数字控制信号而使所述第二导体选择性地耦合到未选择性地耦合到所述第一导体的所述二极管的阳极端子，以致使所述第二电流流入未选择性地耦合到所述第一导体的所述二极管中并在所述二极管之间共享，其中所述第一数字控制信号具有致使所述二极管连续地耦合到所述第一导体的值，以使得所述第一电流分别致使所述二极管在所述第一导体上产生对应的相对大的VBE电压，且所述第二电流致使未耦合到所述第一导体的所述连续地耦合的二极管在所述第二导体上产生对应的相对小的VBE电压，每一相对大的VBE电压与对应的相对小的VBE电压之间的差等于对应的ΔVBE电压；
第三开关群组，其用于响应于第二数字控制信号而分别使所述第一导体选择性地耦合到所述单位电流源，从而产生所述第一电流；以及
第四开关群组，其用于响应于所述第二数字控制信号而使所述第二导体选择性地耦合到未选择性地耦合到所述第一导体的所述单位电流源，从而产生所述第二电流；
取样电路，其用于对所述相对大的VBE电压与所述相对低的VBE电压进行取样以产生差分带隙电荷；以及
平均电路，其通过所述取样电路的第一和第二输出导体而耦合，以接收所述差分带隙电荷，以用于对连续的差分带隙电荷求平均，从而提供稳定的带隙参考电压。
2.根据权利要求1所述的带隙电压参考电路，其包含开关控制器以用于产生所述第一数字控制信号。
3.根据权利要求1所述的带隙电压参考电路，其中每一二极管是NPN二极管连接的晶体管；每一阳极端子包含二极管连接的晶体管的集电极；每一阴极端子包含二极管连接的晶体管的发射极；所述二极管连接的晶体管中的每一者是单位晶体管。
4.根据权利要求3所述的带隙电压参考电路，其中第三导体耦合到所述第一群组的所述开关、所述第二群组的所述开关、第五群组的开关和第六群组的开关；所述第五群组的所述开关响应于所述第一数字控制信号而使第四导体耦合到所述第三导体，以避免跨越所述第一群组的所述开关的电压降误差；且所述第六群组的所述开关响应于所述第一数字控制信号而使第五导体耦合到所述第三导体，以避免跨越所述第二群组的所述开关的电压降误差。
5.根据权利要求4所述的带隙电压参考电路，其中开关控制器产生所述第二数字控制信号，以使得所述单位电流源连续地耦合到所述第二导体，以在所述第二导体上产生所述相对小的VBE电压，以使得未耦合到所述第二导体的所述单位电流源在所述第一导体上产生所述相对大的VBE电压，进而产生所述ΔVBE电压。
6.根据权利要求5所述的带隙电压参考电路，其中所述取样电路包含第一取样电容器群组和第二取样电容器群组，以用于对所述相对大的VBE电压和所述相对小的VBE电压进行取样，从而产生第一输出电荷和第二输出电荷，所述第一和第二输出电荷分别被作为输入施加到所述平均电路，对应的第一和第二输出电荷之间的差等于所述差分带隙电荷。
7.根据权利要求3所述的带隙电压参考电路，其中所述晶体管是单位晶体管，且单位晶体管的数目等于16。
8.根据权利要求7所述的带隙电压参考电路，其中所述晶体管是单位晶体管，且单位晶体管的所述数目等于16，且其中单位电流源的数目等于7。
9.根据权利要求6所述的带隙电压参考电路，其中所述开关控制器产生多个数字控制信号以作为对耦合到所述第一和第二取样电容器群组的所述取样电容器的各个开关的控制输入，以针对所述相对大的VBE电压和所述相对小的VBE电压的每一取样而旋转所述第一和第二取样电容器群组中的每一者中的取样电容器预定次数。
10.根据权利要求6所述的带隙电压参考电路，其中所述取样电路包含第一微调电容器，所述第一微调电容器响应于第一数字微调信号而通过第一开关耦合到所述第四导体，且还响应于第二数字微调信号而通过第二开关耦合到所述第五导体，且其中所述取样电路还包含第二微调电容器，所述第二微调电容器响应于第三数字微调信号而通过第三开关耦合到所述第四导体，且还响应于第四数字微调信号而通过第四开关耦合到所述第五导体。
11.根据权利要求6所述的带隙电压参考电路，其包含曲率校正电路，所述曲率校正电路经耦合以在所述取样电路的所述第一和第二输出导体中产生曲率校正电荷，以校正所述差分带隙电荷中的曲率。
12.根据权利要求4所述的带隙电压参考电路，其中所述带隙参考产生器电路包含：
第一反相器群组，每一反相器具有耦合到所述第一数字控制信号的输入和耦合到所述第二和第六群组的对应开关的控制端子的输出，且所述第一数字控制信号直接耦合到所述第一和第五群组的对应开关的控制端子；以及
第二反相器群组，每一反相器具有耦合到所述第二数字控制信号的输入和耦合到所述第四群组的对应开关的控制端子的输出，且所述第二数字控制信号直接耦合到所述第三群组的开关的控制端子。
13.根据权利要求4所述的带隙电压参考电路，其中来自所述第一、第二、第三、第四、第五和第六开关群组的开关是晶体管。
14.根据权利要求13所述的带隙电压参考电路，其中所述第一、第二、第五和第六群组的所述晶体管是N沟道晶体管，且所述第三和第四群组的所述晶体管是P沟道晶体管。
15.一种装置，包括：
控制电路，其配置为提供第一和第二控制信号；
带隙参考电路，其具有：
第一节点；
第二节点；
第三节点；
第四节点；
多个单位电流源；
第一组开关，其中来自所述第一组开关中的每一个开关耦合在至少一个所述单位电流源和所述第一节点之间，并且其中来自所述第一组开关中的每一个开关由所述第一控制信号所控制；
第二组开关，其中来自所述第二组开关中的每一个开关耦合在至少一个所述单位电流源和所述第二节点之间，并且其中来自所述第二组开关中的每一个开关由所述第一控制信号所控制；
第一组开关电路，其各自并联耦合在所述第一节点和第四节点之间，其中来自所述第一组开关电路中的每一个开关电路由所述第二控制信号所控制；
第二组开关电路，其各自并联耦合在所述第二节点和第四节点之间，其中来自所述第二组开关电路中的每一个开关电路由所述第二控制信号所控制；以及
多个双极晶体管，其中每一个双极晶体管是二极管连接的，并且其中每一个双极晶体管耦合到至少一个来自所述第一组开关电路中的开关电路，并且其中每一个双极晶体管耦合到至少一个来自所述第二组开关电路中的开关电路；
取样电路，其耦合到所述第三和第四节点；以及
平均电路，其耦合到所述取样电路。
16.如权利要求15所述的装置，其中来自所述第一组开关电路的每一个开关电路还包括：
第五节点，其耦合到至少一个所述双极晶体管；
第一晶体管，其耦合到所述第一和第五节点之间；
第二晶体管，其耦合到所述第五和第四节点之间。
17.如权利要求16所述的装置，其中来自所述第二组开关电路的每一个开关电路还包括：
反相器，其配置为接收至少所述第二控制信号的一部分；
第六节点，其耦合到至少一个所述双极晶体管；
第三晶体管，其耦合到所述第二和第六节点之间，并且耦合到所述反相器；
第四晶体管，其耦合到所述第六和第三节点之间，并且耦合到所述反相器。
18.如权利要求17所述的装置，其中所述反相器还包括第一反相器，并且其中来自所述第一组开关的每一个开关还包括第五晶体管，并且其中来自所述第二组开关的每一个开关还包括：
第二反相器，其配置为接收至少所述第一控制信号的一部分；
第六晶体管，其耦合到所述第二节点和第二反相器。
19.如权利要求18所述的装置，其中所述装置还包括曲率校正电路，其耦合到所述取样电路和所述平均电路。
20.如权利要求19所述的装置，其中所述平均电路是积分器。
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