CN102798582A - 基于dsp环形缓冲区的比例光子相关器 - Google Patents

Abstract

本发明涉及光子相关光谱法粒度测量技术领域，具体涉及一种光子相关器。基于DSP环形缓冲区的比例光子相关器，包括FPGA芯片电路、DSP芯片电路、计算机，DSP芯片电路分别连接FPGA芯片电路、计算机。FPGA芯片电路包括采样时间设置模块、复位模块、光子计数模块。DSP芯片电路包括相关通道延迟时间计算模块、环形缓冲区、相关运算模块。由于采用上述技术方案，本发明将DSP和FPGA芯片组合在一起，缩小了相关器的体积，降低了相关器的成本。

Description

基于DSP环形缓冲区的比例光子相关器

技术领域

本发明涉及光子相关光谱法粒度测量技术领域，具体涉及一种光子相关器。

背景技术

在亚微米和纳米颗粒的悬浮液中，颗粒由于受到周围正在进行布朗运动的液体分子的不断撞击，处于不停的运动之中，颗粒越小，运动越剧烈。这种运动使得颗粒散射光的频率相对于入射光产生多普勒频移，表现为在一定的散射角下，散射光强随时间不断地涨落，这是由各个颗粒发出的散射光场的相干叠加而造成的，这种散射光的动态波动情况称为动态光散射，光子相关光谱颗粒测量方法就是通过研究这种波动现象来获取颗粒的粒径及其分布信息的。

光子相关光谱法纳米颗粒粒度测量装置如图1所示，测量装置由入射光路和测量光路组成。入射光路由激光器11、衰减片12和聚焦透镜13组成，激光器11发出的入射光穿过衰减片12，经过聚焦透镜13后，照射到样品池14的颗粒样品上。测量光路主要由小孔15、光电倍增管16和光子相关器17构成，受照射的颗粒产生散射光，散射光经过小孔15进入光电倍增管16。小孔15的作用是保证接收的散射光来自相干区，同时去除周围的杂散光。散射光由光电倍增管16接收，经后续电路的信号放大和幅度甄别，成为等幅脉冲信号。这些脉冲信号被送入光子相关器17，在光子相关器17中完成计数和乘累加操作，得到自相关函数。最后利用粒度分布反演算法，由计算机18计算出颗粒的粒径及其分布。

在光子相关光谱颗粒测量实验中，光子相关器17需要足够大的动态范围，才能使自相关函数衰减到基线，获得稳定的测量结果。动态范围定义为τ_l/τ，其中，τ为第一个通道的延迟时间，τ_l为最后一个通道的延迟时间。对于线性相关器，通道间的延迟时间以线性规律增加，那么第k个线性通道的延迟时间为：τ_k＝k·τ，每个k值对应一个线性相关通道。线性相关器的动态范围与通道数相等，当需要的动态范围较大时，就会需要相同数量的相关通道，这在硬件设计上难以实现。若要以有限的相关通道达到所需的大动态范围，则必然要降低采样频率，加长采样时间，致使时间分辨率大大下降。

光强自相关函数是一条按指数规律衰减的曲线，不同的延迟时间，对相关曲线有不同的时间分辨率要求，即在相关器起始的几个通道间需要较短的延迟时间，以保持足够的时间分辨率，而当曲线衰减到基线后，通道间延迟时间要尽可能延长，以保证相关器足够的动态范围。线性相关器将相关通道延迟时间平均分配，相关曲线变化缓慢部分造成通道资源浪费，相关曲线快速衰减部分受通道数量的限制，时间分辨率不高。因此，可以采用比例相关器，比例相关器改变了通道间延迟时间按线性递增的规律，使之按照比例关系τ_k＝τ·R^k-1递增，式中，R为相邻通道延迟时间的比例，在相关函数的起始段按照线性规律增长，随着相关通道序号的加大，通道间的延迟时间按一定的比例增长，用有限的相关通道达到了较大的动态范围，同时在相关曲线的起始段保持着较高的时间分辨率。

但由于无法事先确定比例相关器的通道延迟时间，使得光子计数值延迟单元的设计成为难题，阻碍了比例光子相关器的实现。

发明内容

本发明的目的在于，提供基于DSP环形缓冲区的比例光子相关器，解决以上技术问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

基于DSP环形缓冲区的比例光子相关器，其特征在于，包括一FPGA芯片电路、一DSP芯片电路、一计算机，所述DSP芯片电路分别连接所述FPGA芯片电路、所述计算机；

所述FPGA芯片电路包括一采样时间设置模块、一复位模块、一光子计数模块；

所述DSP芯片电路包括一相关通道延迟时间计算模块、一环形缓冲区、一相关运算模块；

所述FPGA芯片电路产生采样时钟信号，并对光子脉冲进行计数；

所述DSP芯片电路通过所述环形缓冲区实现移位寄存器的功能，根据相邻通道延迟时间的比例R，设置每一个通道的延时时间，并通过所述相关运算模块，实现相关函数的运算，并将相关函数传送给所述计算机，所述计算机通过反演算法获得颗粒的粒度分布。

本发明的采样时间模块设置采样间隔，光子计数模块实现对光电倍增管等幅光子脉冲信号的计数，并将计数值传输给相关运算模块，相关运算模块对光子计数值进行乘累加运算，得到每个通道的相关函数值，然后将结果发送给计算机，利用反演算法计算出颗粒粒度及其分布。本发明基于DSP和FPGA芯片电路，利用DSP芯片电路内环形缓冲区实现比例通道相关运算，使用较少的通道实现较大的动态范围，完全满足纳米及亚微米颗粒粒度测量的需求，降低了光子相关器的成本。

所述采样时间设置模块包括译码器、触发器、计数器和比较器；所述采样时间设置模块通过对***时钟分频得到采样时钟信号：采样时钟频率等于输入的***时钟频率除以分频系数，所述计算机根据用户的设置计算出分频系数，并发送给DSP芯片电路，DSP芯片电路再将分频系数写入FPGA芯片电路内部的采样时间设置模块，通过计数器对***时钟进行计数，并与分频系数进行比较，实现对***时钟的分频，即可得到预期的采样时钟信号。

所述复位模块包括译码器和触发器，所述复位模块用于产生***复位信号，当复位信号为高电平时，清空所述光子计数模块的计数值；当复位信号为低电平时，所述光子计数模块对光子脉冲进行计数。

所述光子计数模块包括两个计数器、两个锁存器和多路数据选择器；在采样时钟信号的驱动下，两个所述计数器交替运行，实现对光子脉冲的无缝计数并将计数结果输出给所述DSP芯片电路。

所述DSP芯片电路中的所述相关通道延迟时间计算模块是利用光子相关器的动态范围和通道数，计算相邻通道延迟时间的比例R，然后依据τ_k＝τ·R^k-1计算出每个通道的延迟时间，τ为第1通道的延迟时间。

所述DSP芯片电路中的所述环形缓冲区实现了移位寄存器的功能，所述DSP芯片电路读取所述光子计数模块输出的光子计数值后，存入所述环形缓冲区，环形缓冲区的容量为L，从环形缓冲区的起始单元存入第0个光子计数值n(0)，后续计数值依次存入环形缓冲区的后续单元，当计数值增加到n(L-1)时，环形缓冲区存满，下一个计数值n(L)存入存储n(0)的起始单元，将计数值n(0)覆盖掉，以此类推，实现循环。

所述DSP芯片电路内的所述相关运算模块，按照所述相关通道延迟时间计算模块预先计算的通道延迟时间，提取所述环形缓冲区内相应单元存储的光子计数值，利用硬件乘法器，与新计数值进行乘法运算，再进行累加，得到每个通道的相关函数值，并将结果转换成32位浮点格式数，通过USB接口传输给所述计算机，所述计算机通过反演算法，得到颗粒的粒度分布。

所述相关运算模块是光子相关器的核心，它实现的功能是对光子计数模块输出的光子计数值进行实时自相关运算。前k个通道自相关运算的基本原理如下：

第一通道：G(τ)=n₀n₁+n₁n₂+…+n_N-1n_N；

第二通道：G(2τ)=n₀n₂+n₁n₃+…+n_N-2n_N；

第三通道：G(3τ)=n₀n₃+n₁n₄+…+n_N-3n_N；

第四通道：G(4τ)=n₀n₄+n₁n₅+…+n_N-4n_N；

第k通道： $G\left(\mathrm{k\τ}\right)=\underset{i=0}{\overset{N-k}{\mathrm{\Σ}}}{n}_i{n}_{i+k}$

本发明各通道自相关运算依据上述基本原理实现。

光子相关器的基本工作原理如下：在光子相关光谱法纳米颗粒粒度测量装置中通常还包括光电倍增管、放大电路、甄别电路，首先所述光电倍增管将接收到的散射光信号转换为等幅光子脉冲信号，然后利用所述放大电路进行放大，再通过甄别电路甄别后送入所述光子计数模块的计数器，所述计数器对采样时间内的光子脉冲进行计数，然后送入移位寄存器。本发明中的环形缓冲区作为移位寄存器。每一次采样完成后，在采样时钟信号的控制下，计数器将计数结果送入移位寄存器的第一级，下一个采样时钟的上升沿到来时，移位寄存器第一级原来的内容被移入到第二级，第二级原来的内容被移入到第三级，以此类推。移位寄存器的内容在采样时钟的控制下依次顺序右移，形成了不同延迟时间的计数值，每一级移位寄存器相当于相关器的一个线性通道。采样期间，当前计数值n_i与第k通道计数值n_i+k进行相乘，然后将相乘结果送入第k通道的存储器进行累加，得到的累加值即为自相关函数值G(kτ)。

有益效果：本发明与现有技术相比具有以下优点：

1）本发明的相关运算模块采用环形缓冲区实现了移位寄存器的功能，可以灵活的设置所需比例通道的延迟时间，以较低的硬件成本实现比例光子相关器的设计；

2）本发明可根据不同的测量需求，选择线性通道或比例通道算法。采用比例相关算法时，在有限通道的情况下，既可以保证相关函数具有足够高的时间分辨率，又可以获得足够大的动态范围；

3）本发明的光子计数模块采用FPGA芯片实现，通过两个光子计数器交替工作实现了无缝隙计数，保证了光子计数的准确性；

4）本发明基于DSP芯片，实现相关函数的计算，可以在不改***件的前提下优化相关算法，提高***的扩展性；

5）本发明将DSP和FPGA芯片组合在一起，缩小了相关器的体积，降低了相关器的成本。

附图说明

图1为光子相关光谱法纳米颗粒粒度测量装置框图；

图2为本发明光子相关器的结构示意图；

图3为本发明光子相关器的整体电路连接示意图；

图4为本发明采样时间设置模块的结构示意图；

图5为本发明复位模块的结构示意图；

图6为本发明光子计数模块的结构示意图；

图7为本发明相关运算模块的原理图；

图8为本发明相关通道延时时间计算流程图；

图9为本发明相关函数计算流程图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本发明。

参照图2、图3，基于DSP环形缓冲区的比例光子相关器，包括FPGA芯片电路、DSP芯片电路、计算机PC，DSP芯片电路分别连接FPGA芯片电路、计算机PC。FPGA芯片电路包括采样时间设置模块SampleTime、复位模块Reset、光子计数模块Counter。DSP芯片电路包括相关通道延迟时间计算模块、环形缓冲区、相关运算模块。FPGA芯片电路产生采样时钟信号，并对光子脉冲进行计数。DSP芯片电路通过环形缓冲区实现移位寄存器的功能，根据相邻通道延迟时间的比例R，设置每一个通道的延时时间，并通过相关运算模块，实现相关函数的运算，并将相关函数传送给计算机PC，计算机PC通过反演算法获得颗粒的粒度分布。

参照图2，在光子相关光谱法纳米颗粒粒度测量装置中通常还包括光电倍增管、放大电路、甄别电路，首先光电倍增管将接收到的散射光信号转换为等幅光子脉冲信号，然后利用放大电路进行放大，再通过甄别电路甄别后送入光子计数模块Counter的计数器，计数器对采样时间内的光子脉冲进行计数，然后送入移位寄存器。本发明中的环形缓冲区作为移位寄存器。每一次采样完成后，在采样时钟信号的控制下，计数器将计数结果送入移位寄存器的第一级，下一个采样时钟的上升沿到来时，移位寄存器第一级原来的内容被移入到第二级，第二级原来的内容被移入到第三级，以此类推；移位寄存器的内容在采样时钟的控制下依次顺序右移，形成了不同延迟时间的计数值，每一级移位寄存器相当于相关器的一个线性通道。采样期间，当前计数值n_i与第k通道计数值n_i+k进行相乘，然后将相乘结果送入第k通道的存储器进行累加，得到的累加值即为自相关函数值G(kτ)。

参照图4，FPGA芯片电路内的采样时间设置模块SampleTime通过对***时钟信号CLK_SYS分频，得到采样时钟信号CLK，并接入光子计数模块Counter。光子脉冲由CIN引脚输入光子计数模块Counter。FPGA芯片电路内的复位模块Reset输出的复位信号CLR连接到光子计数模块Counter，当CLR为低电平时，在采样时钟信号CLK的驱动下，光子计数模块Counter对光子脉冲进行计数，并将计数值输出；当CLR为高电平时，清空光子计数模块的计数值。

参照图3，采样时钟信号CLK同时接入DSP芯片电路的外部中断引脚EXINT，在CLK的上升沿触发DSP芯片电路中断。DSP芯片电路在中断函数里读取光子计数模块Counter的计数值，将计数值写入环形缓冲区，并依据相关通道延迟时间计算模块计算的各通道延迟时间，读出环形缓冲区相应单元存储的计数值，由DSP芯片电路的硬件乘法器完成乘法运算，再进行累加，得到相关函数值，完成各通道的相关运算。DSP芯片电路通过并行接口与FPGA芯片电路连接，实现对FPGA芯片电路的读写控制。ECE为DSP芯片电路的外部片选信号，EAWE和EARE为DSP芯片电路的读写控制信号，EA[21:0]为DSP芯片电路的地址线，ED[15:0]为DSP芯片电路的数据线。DSP芯片电路通过USB接口将各个通道的相关函数值传输给计算机PC。

本发明的各模块，具体包括如下器件：

1）参照图4，采样时间设置模块SampleTime包括译码器Decoder、触发器FD、计数器COUNT和比较器Comparator。根据预先设定的地址，由译码器Decoder产生片选信号ctl_div，接入触发器FD的时钟输入端口C，在信号ctl_div的上升沿，DSP芯片电路通过数据线ED[15:0]将分频系数写入触发器FD，分频系数通过输出端口DIV[15:0]输出，接入比较器Comparator的输入端B[15:0]。计数器COUNT对***时钟信号CLK_SYS进行计数，计数结果通过输出端口Q[15:0]输出，接入比较器Comparator的输入端A[15:0]。比较器Comparator对输入端A[15:0]和B[15:0]的数值进行比较，若不相等，则输出信号EQ为低电平，该信号接入触发器FD的使能端CE，禁用触发器FD，输出信号EQ同时接入计数器COUNT的清零端CLR，由于EQ为低电平，计数器COUNT持续计数。若相等，则输出信号EQ为高电平，使能触发器FD，在***时钟CLK_SYS上升沿的触发下，触发器FD的输出信号CLK电平发生反转，同时清空计数器COUNT，使计数器从零开始重新计数。如此周期运行，即可得到设定频率的采样时钟信号CLK。

2）参照图5，复位模块Reset包括译码器Decoder和触发器FDR。根据预先设定的地址，由译码器Decoder产生片选信号ctl_clr，接入触发器FDR的时钟输入端口C，在信号ctl_clr的上升沿，DSP芯片电路通过数据线ED[15:0]将数据写入触发器FDR，数据通过输出端口Q输出，即为***复位信号CLR。当DSP芯片电路通过数据线ED[15:0]写数据0时，复位信号CLR变为低电平，光子计数模块Counter对光子脉冲进行计数。写数据1时，复位信号CLR变为高电平。清空光子计数模块Counter的计数值。

3）参照图6，光子计数模块Counter包括计数器Counter1、计数器Counter2、锁存器Latch1、锁存器Latch2、多路数据选择器MUX2。采样时钟信号CLK经过二分频后得到时钟信号CLK2，连接到计数器Counter1的计数使能端CE、锁存器Latch2的时钟输入端CLK和多路数据选择器MUX2的选择输入端S，时钟信号CLK2接反相器后连接到计数器Counter2计数使能端CE和锁存器Latch1的时钟输入端CLK。光子脉冲信号从输入端CIN同时送入计数器Counter1和Counter2的脉冲输入端C，复位信号CLR连接到计数器Counter1和Counter2的复位端CLR，复位信号CLR接反相器后连接到锁存器Latch1和Latch2的复位端CLR。当复位信号CLR为低电平，时钟信号CLK2为高电平时，计数器Counter1开始对光子脉冲信号进行计数；当时钟信号CLK2为低电平时，计数器Counter1停止计数，计数值由Latch1锁存输出，计数器Counter2开始对光子脉冲信号进行计数。当计数器Counter1的复位端为高电平时，清除计数器Counter1的计数值，等到时钟信号CLK2变为高电平时再重新开始计数，如此周期进行。计数器Counter1和Counter2交替对输入的光子脉冲进行计数，计数结果经过锁存器Latch1和Latch2锁存后，通过多路数据选择器MUX2的输出端口Q[15:0]输出。计数器Counter1和Counter2均为16位计数器，以1Mcps光强，最大40ms采样时间为例，平均光子计数值为40000(<2¹⁶)，所以计数器不会溢出。

4）参照图2、图3，相关通道延迟时间计算模块负责计算每个通道的延迟时间。比例相关器在相关函数的起始段通道间延迟时间按线性规律增长，随相关通道序号的加大，通道间的延迟时间按一定比例增长。根据设定的动态范围及相关通道数计算每个通道的延迟时间，依据计算结果设定某些通道连接有乘法器和累加器，其他通道则不连接乘法器和累加器，从而成为按比例间隔提取的相关器结构。因此，相关运算之前，首先需要利用设定的动态范围及通道数N，按照下式计算比例R：

$R=\exp \left[\frac{\ln ({\mathrm{\&tau;}}_1/\mathrm{\&tau;})}{N-1}\right]$

则比例相关器第k通道的延迟时间为：τ_k＝τ·R^k-1

但依据上式计算的通道延迟时间大多数情况下不是整数，需要对其取整，这在R值较大的情况下比较容易实现，可是当R值较小时，采用上式计算出的通道延迟时间会产生重复，实际的通道数小于设定的通道数。针对这种情况，可以采用如图8所示的计算通道延迟时间的方法，既可以保证所需的通道数，又可以得到理想的通道延迟时间。

参照图8，τ为第一个通道的延迟时间，τ_l为最后通道的延迟时间，N为设定的相关通道数，L为环形缓冲区n[]的长度，j为合并后的通道数，计算结果存放在存储区ChDelay[]中。

例如：设定τ=20μs，τ_l=100000μs，N=64时，则比例R=1.1448，实现的动态范围为5×10³，得到通道的延迟如下表所示，那么每个通道的延迟时间为τ_k＝τ·ChDelay[k]。

从上表可以看出，比例相关器通道延迟时间在相关函数的起始阶段按照线性规律增长，随着相关通道序号的增加，通道间的延迟时间开始按一定的比例增长，用有限的通道数实现了较大的动态范围，同时在相关曲线的起始阶段保持着较高的时间分辨率。

5）参照图7，在采样时钟信号CLK的上升沿触发DSP芯片电路中断，在中断函数里，DSP芯片电路读取FPGA内光子计数模块Counter输出的光子计数值，存入DSP芯片电路的环形缓冲区n[]内，环形缓冲区的容量为L，从环形缓冲区的起始单元存入起始光子计数值n(0)，后续计数值依次存入环形缓冲区的后续单元n(k)，当计数值增加到n(L-1)时，环形缓冲区存满，下一个计数值n(L)存入存储n(0)的起始单元，将计数值n(0)覆盖掉。以此类推，不断循环，DSP内的环形缓冲区实现了移位寄存器的功能。

6）参照图7、图9，在采样时钟信号CLK的上升沿触发DSP芯片电路中断，在中断函数里，DSP芯片电路读入新的光子计数值后，按照DSP芯片电路内相关通道延迟时间计算模块计算出的每个通道延迟时间，从环形缓冲区内提取已存储的光子计数值，利用DSP芯片电路的硬件乘法器，与新的光子计数值进行相乘运算，再进行累加，得到每个通道的相关函数值。

根据上述相关运算的基本原理，相关函数计算流程如图9所示，图中N为设定的相关通道数，L为环形缓冲区n[]的长度，k为采样次数，i为当前计算的相关通道，数组ChDelay[]存放通道的延迟，数组ChData[]存放相关函数值。

在中断函数里，DSP芯片电路执行该相关函数计算流程。首先执行k++操作，并判断k是否大于L-1，若大于则表明环形缓冲区已存满，此时将k初始化为0，DSP芯片电路读取的新的光子计数值存入环形缓冲区的起始单元n(0)，否则DSP芯片电路读取的新的光子计数值存入环形缓冲区的单元n(k)。然后依据数组ChDelay[]存放的相关通道延迟，求取环形缓冲区单元位置j＝k-ChDelay[i]，提取已存储计数值n[j]，与新的光子计数值n[k]相乘，再进行累加运算，得到相关通道i的相关函数值，并存入数组ChData[i]。若j<0，则j+L，假如j＝-1，那么j＝L-1，此时提取计数值n(L-1)，与新计数值n[k]相乘，如图7所示。每执行一次中断函数，上述相关函数的计算过程就要重复N次，i从0加到N-1，得到N个通道的相关函数值，存入数组ChData[]。

例如，计数值n(k)与计数值n(k-1)进行相乘运算，再累加到n(k-1)与n(k-2)的乘积上，得到第1通道相关函数值G(τ)；计数值n(k)与n(0)进行相乘运算，再累加到n(k-1)与n(L-1)的乘积上，得到第k通道的相关函数值G(kτ)。以前述64通道比例自相关运算为例(N=64)，环形缓冲区长度为L(L>5000)，每个通道的延迟如上表所示，得到每个通道的相关函数值。

从上述计算过程可以看出，读取新的光子计数值并没有与环形缓冲区内所有已存储的计数值进行相关运算，而只按照数组ChDelay[]存储的通道延迟计算出需要的通道位置，再进行相关运算，从而实现了比例相关器的设计。上例相关器以64个相关通道实现的动态范围为5×10³。

为防止溢出，本发明的相关函数值转换成32位浮点格式数存储。以1Mcps光强，最大40ms采样时间为例，平均光子计数值为4×10⁴，计数值相乘后最大为1.6×10⁹，32位浮点格式数能表示的最大值为3.4×10³⁸，那么在溢出前，可以累加(3.4×10³⁸)/(1.6×10⁹)=2.1×10²⁹次，持续时间达2.1×10²⁹×40ms=8.5×10²⁷s=2.4×10²⁴小时，完全满足纳米及亚微米颗粒粒度测量的需求。

相关运算模块是光子相关器的核心，所实现的功能是对光子计数模块Counter输出的光子计数值进行实时自相关运算。相关运算模块的前k组通道计算方法如下：

第一通道：G(τ)=n₀n₁+n₁n₂+…+n_N-1n_N；

第二通道：G(2τ)=n₀n₂+n₁n₃+…+n_N-2n_N；

第三通道：G(3τ)=n₀n₃+n₁n₄+…+n_N-3n_N；

第四通道：G(4τ)=n₀n₄+n₁n₅+…+n_N-4n_N；

第k通道： $G\left(\mathrm{k\&tau;}\right)=\underset{i=0}{\overset{N-k}{\mathrm{\&Sigma;}}}{n}_i{n}_{i+k}$

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (7)

1.基于DSP环形缓冲区的比例光子相关器，其特征在于，包括一FPGA芯片电路、一DSP芯片电路、一计算机，所述DSP芯片电路分别连接所述FPGA芯片电路、所述计算机；

所述FPGA芯片电路包括一采样时间设置模块、一复位模块、一光子计数模块；

所述DSP芯片电路包括一相关通道延迟时间计算模块、一环形缓冲区、一相关运算模块；

所述FPGA芯片电路产生采样时钟信号，并对光子脉冲进行计数；

所述DSP芯片电路通过所述环形缓冲区实现移位寄存器的功能，根据相邻通道延迟时间的比例R，设置每一个通道的延时时间，并通过所述相关运算模块，实现相关函数的运算，并将相关函数传送给所述计算机，所述计算机通过反演算法获得颗粒的粒度分布。

2.根据权利要求1所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述采样时间设置模块包括译码器、触发器、计数器和比较器；所述采样时间设置模块通过对***时钟分频得到采样时钟信号：采样时钟频率等于输入的***时钟频率除以分频系数，所述计算机根据用户的设置计算出分频系数，并发送给DSP芯片电路，DSP芯片电路再将分频系数写入FPGA芯片电路内部的采样时间设置模块，通过计数器对***时钟进行计数，并与分频系数进行比较，实现对***时钟的分频，即可得到预期的采样时钟信号。

3.根据权利要求2所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述复位模块包括译码器和触发器，所述复位模块用于产生***复位信号，当复位信号为高电平时，清空所述光子计数模块的计数值；当复位信号为低电平时，所述光子计数模块对光子脉冲进行计数。

4.根据权利要求3所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述光子计数模块包括两个计数器、两个锁存器和多路数据选择器；在采样时钟信号的驱动下，两个所述计数器交替运行，实现对光子脉冲的无缝计数并将计数结果输出给所述DSP芯片电路。

5.根据权利要求1至4中任意一项所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述DSP芯片电路中的所述相关通道延迟时间计算模块是利用光子相关器的动态范围和通道数，计算相邻通道延迟时间的比例R，然后依据τ_k＝τ·R^k-1计算出每个通道的延迟时间，τ为第1通道的延迟时间。

6.根据权利要求5所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述DSP芯片电路中的所述环形缓冲区实现了移位寄存器的功能，所述DSP芯片电路读取所述光子计数模块输出的光子计数值后，存入所述环形缓冲区，环形缓冲区的容量为L，从环形缓冲区的起始单元存入第0个光子计数值n(0)，后续计数值依次存入环形缓冲区的后续单元，当计数值增加到n(L-1)时，环形缓冲区存满，下一个计数值n(L)存入存储n(0)的起始单元，将计数值n(0)覆盖掉，以此类推，实现循环。

7.根据权利要求6所述的基于DSP环形缓冲区的比例光子相关器，其特征在于：所述DSP芯片电路内的所述相关运算模块，按照所述相关通道延迟时间计算模块预先计算的通道延迟时间，提取所述环形缓冲区内相应单元存储的光子计数值，利用硬件乘法器，与新计数值进行乘法运算，再进行累加，得到每个通道的相关函数值，并将结果转换成32位浮点格式数，通过USB接口传输给所述计算机，所述计算机通过反演算法，得到颗粒的粒度分布。

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