CN102789435B - 串行存储器和一种划分存储区域的方法及*** - Google Patents
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Abstract
本发明实施例公开了一种串行存储器和划分存储区域的方法及***，通过配置切换控制管脚将串行存储器划分存储区域，并通过切换控制管脚实现存储区域的切换。本发明实施例方法包括：为串行存储器配置m个切换控制管脚，所述m个切换控制管脚将所述串行存储器划分为k个存储区域；通过所述切换控制管脚实现所述k个存储区域之间的切换；其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数。
Description
技术领域
本发明涉及通信技术领域，具体涉及串行存储器和一种划分存储区域的方法及***。
背景技术
在启动***中，微控制器通常没有足够大的内部存储器，这时必须使用外部存储器。而一般情况下，较小的启动***使用带有内部存储器但没有外部地址总线的微控制器，所以选择外部串行存储器。串行存储器是一种采用串行***设备接口（Serial Peripheral Interface，简称SPI）总线或IIC（Inter-Integrated Circuit）接口总线或***管理总线（System ManagementBus，简称SMBus）的存储设备，其中，包括串行闪存（Flash）或串行电可擦可编程只读存储器（Electrically Erasable Programmable Read-OnlyMemory，简称EEPROM）等。
比如串行闪存Flash广泛应用于存储启动***中处理器的基本输入/输出***（Basic Input Output System，简称BIOS）启动程序。具体地，将BIOS启动程序存储在一片串行闪存Flash中，通过访问该串行闪存Flash读取BIOS启动程序。如果无法从该串行闪存Flash读取BIOS启动程序，将会导致***无法正常启动。因此，目前通常是用主备两片串行闪存Flash来存储BIOS启动程序，如果无法从主串行闪存Flash读取BIOS启动程序来启动时，就通过切换串行接口的方式，切换到备串行闪存Flash读取BIOS启动程序来启动。然而使用两片串行闪存Flash备份BIOS启动程序，成本较高。
发明内容
针对上述缺陷，本发明实施例提供了一种串行存储器和划分存储区域的方法及***，能够实现使用一片串行闪存Flash备份BIOS启动程序，保证成功启动***。
一种串行存储器，包括：
m个切换控制管脚110，其中，所述m为大于等于1的正整数；
所述m个切换控制管脚110将串行存储器划分为k个存储区域，且通过所述切换控制管脚110实现所述k个存储区域之间的切换，其中，所述k为大于等于2，且小于等于2m的正整数。
一种划分存储区域的***，包括外部切换电路310和串行存储器320；
所述串行存储器320包括m个切换控制管脚110，所述m个切换控制管脚110将串行存储器划分为k个存储区域，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
所述外部切换电路310与所述串行存储器320通过配置的切换控制管脚110电连接；所述外部切换电路310用于向所述串行存储器320的切换控制管脚110发送切换控制信号；
所述串行存储器320通过切换控制管脚110接收外部切换电路310发送的所述切换控制信号。
一种划分存储区域的方法，包括：
为串行存储器配置m个切换控制管脚，所述m个切换控制管脚将所述串行存储器划分为k个存储区域；
通过所述切换控制管脚实现所述k个存储区域之间的切换；
其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数。
从上述技术方案可以看出，本发明实施例具有以下优点：
本发明实施例中串行存储器配置有m个切换控制管脚，所述切换控制管脚能够将串行存储器划分为2~2m个存储区域，并且通过所述切换控制管脚能够实现在这2~2m个存储区域之间切换。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种串行存储器结构示意图；
图2为本发明实施例提供的一种串行存储器另一结构示意图；
图3为本发明实施例提供的一种划分存储区域的***结构示意图；
图4为本发明实施例提供的一种启动***结构示意图；
图5为本发明实施例提供的一种启动***另一结构示意图；
图6为本发明实施例提供的一种划分存储区域的方法流程图；
图7为本发明实施例提供的一种划分存储区域的方法另一流程图。
具体实施方式
下面将结合本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种串行存储器，通过配置切换控制管脚划分存储区域，简单方便；本发明实施例还提供了一种划分存储区域的方法及***，通过配置切换控制管脚来划分存储区域且能通过该切换控制管脚实现存储区域之间的切换。本发明实施例中的串行存储器包括串行闪存Flash、电可擦可编程只读存储器EEPROM等，本发明对此不作限定。另外地，本发明实施例中的串行存储器的接口，包括SPI接口、IIC接口和SMBus等，本发明对此亦不作限定。而本发明实施例中以串行存储器存储BIOS启动程序为例进行说明，并不限于应用在存储BIOS启动程序的场景，还可用于存储其他数据或程序的场景，本发明对此不作限定。
图1为本发明实施例提供的一种串行存储器结构示意图，如图1所示，该串行存储器包括：
m个切换控制管脚110，其中，所述m为大于等于1的正整数；
所述m个切换控制管脚110将串行存储器划分为k个存储区域，且通过所述切换控制管脚110实现所述k个存储区域之间的切换，其中，所述k为大于等于2，且小于等于2m的正整数。
其中，该串行存储器包括m个切换控制管脚110，可以将串行存储器划分成2~2m个存储区域，通过所述m个切换控制管脚110可以控制对这些存储区域的访问。
另外地，图2为本发明实施例提供的一种串行存储器另一结构示意图，如图2所示，所述串行存储器内部包括接口访问控制器210、总线切换器220、内部总数据线230和k条内部分数据线240；
所述接口访问控制器210通过所述内部总数据线230连接到所述总线切换器220上，所述总线切换器220通过第n条内部分数据线连接到第n个存储区域上，且与所述切换控制管脚110相连通，其中，所述n为大于等于1，且小于等于k的正整数。
其中，该串行存储器内部包括接口访问控制器210和总线切换器220，接口访问控制器210通过内部总数据线230和总线切换器220连接，而总线切换器220分别通过内部分数据线240连接到存储区域上，例如通过第1内部分数据线和第1个存储区域连接，通过第2内部分数据线和第2个存储区域连接，通过第k内部分数据线和第k个存储区域连接。切换控制管脚110被送到总线切换器220上后，在总线切换器220控制下将内部总数据线230与匹配的存储区域的内部分数据线240连接上，连通接口访问控制器210，实现了存储区域的切换。
图3为本发明实施例提供的一种划分存储区域的***结构示意图，如图3所示，该***包括：外部切换电路310和如本发明图1或图2所示的串行存储器320；
所述串行存储器320包括m个切换控制管脚110，所述m个切换控制管脚110将串行存储器划分为k个存储区域，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
所述外部切换电路310与所述串行存储器320通过配置的切换控制管脚110电连接；所述外部切换电路310用于向所述串行存储器320的切换控制管脚110发送切换控制信号；
所述串行存储器320通过切换控制管脚110接收外部切换电路310发送的所述切换控制信号。
其中，外部切换电路310通过串行存储器320配置的切换控制管脚110连接，外部切换电路310可以通过向切换控制管脚110发送切换控制信号，从而实现存储区域的切换。而切换控制信号可以是高电平或低电平，或者是逻辑地址。
示例性的，将本发明如图1或图2所示的串行存储器应用在启动***中，如图4所示，为本发明实施例提供的一种启动***结构示意图，所述***包括：如本发明图3所示的外部切换电路310，如本发明图3所示的串行存储器320、处理器410和看门狗电路420；
所述串行存储器320包括m个切换控制管脚110，所述m个切换控制管脚110将串行存储器划分为k个存储区域，每一个存储区域均存储有BIOS启动程序，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
所述处理器410连接到串行存储器320上，在***复位时，用于接收来自看门狗电路420发送的复位信号，然后访问串行存储器320的存储区域读取BIOS启动程序启动***；所述外部切换电路310用于向所述串行存储器320的切换控制管脚110发送切换控制信号。具体的，所述外部切换电路310在***复位时，接收来自看门狗电路420发送的复位信号，并对复位信号中的有效沿计数，将计数值译码成二进制的切换控制信号输出到串行存储器320的切换控制管脚110上；
所述看门狗电路420在***复位时，向所述处理器410和外部切换电路310发送复位信号。
其中，所述处理器410可以是网络处理器（Network Processor，简称NP）或中央处理器单元（Central Processing Unit，简称CPU）。
需要说明的是，处理器410可以通过SPI或IIC或SMBus与串行存储器320连接，串行存储器320通过配置的切换控制管脚110和外部切换电路310连接，在串行存储器320的每一个存储区域中备份相同的BIOS启动程序。当所述启动***上电启动或启动失败或掉电重启后，看门狗电路420将相同的复位信号分别输入处理器410和外部切换电路310。假设以复位信号上升沿为有效沿，外部切换电路310内部有计数器，在外部切换电路310接收到复位信号后，外部切换电路310中的计数器对上升沿计数，并将计数值译码成二进制的切换控制信号后输出到串行存储器320的切换控制管脚110上，而串行存储器320根据切换控制信号，将与该切换控制信号相匹配的存储区域和处理器410连通，从而实现从该存储区域读取BIOS启动程序启动。
下面将在上述图4所示的启动***基础上，进一步介绍串行闪存Flash配置了不同数量的切换控制管脚110，划分出不同数量的存储区域的情况。
优选地，如图5所示，为本发明实施例提供的一种启动***另一结构示意图，所述串行闪存Flash配置了1个切换控制管脚SW0，将所述串行闪存Flash划分为2个存储区域A和B，外部切换电路通过SW0与所述串行闪存Flash连接。
例如，A和B中均放置两个同样的BIOS启动程序，以复位信号的上升沿为有效沿。复位后，看门狗电路将复位信号输入CPU和外部切换电路。外部切换电路在接收到复位信号后，对复位信号的上升沿进行计数，最后将计数值译码成切换控制信号，输出到SW0，SW0被送入串行闪存Flash内部的总线切换器上，总线切换器根据SW0所接收到的切换控制信号，如表1或表2所示，将与切换控制信号相匹配的存储区域的内部分数据线与内部总数据线连接，从而跟接口访问控制器连通，进而连接上处理器，处理器可以访问A或B。
举例来说，首次启动或者启动失败或者掉电后***进行复位，第1次复位，外部切换电路的计数值为0，并译码成二进制0，其中，0可以表示低电平或者表示逻辑地址。当表示低电平时，将低电平输出给SW0，SW0被送到串行闪存Flash内部的总线切换器上，总线切换器根据SW0上的低电平信号，将连接A的第1内部分数据线连接到内部总数据线上，从而CPU可以访问A，读取A中的BIOS启动程序启动***；当表示逻辑地址时，将逻辑地址第0比特的值0输出给SW0，SW0被送到串行闪存Flash内部的总线切换器上，总线切换器读取SW0上的比特值还原成二进制逻辑地址0，根据还原后的逻辑地址将与该逻辑地址相匹配的A的第1内部分数据线连接到内部总数据线上，从而CPU可以访问A，读取A中的BIOS启动程序启动***。
第2次复位时，看门狗电路发出复位信息通知CPU和外部切换电路，外部切换电路的计数器对上升沿计数，计算值为1并译码成二进制1，其中，1表示高电平或逻辑地址。当表示高电平时，将高电平输出给SW0，SW0被送到串行闪存Flash内部的总线切换器上，总线切换器根据SW0上的高电平信号，将连接B的第2内部分数据线连接到内部总数据线上，从而CPU可以访问B，读取B中的BIOS启动程序启动***；当表示逻辑地址时，将逻辑地址第0比特的值1输出给SW0，SW0被送到串行闪存Flash内部的总线切换器上，总线切换器读取SW0上的比特值还原成二进制逻辑地址1，将与还原后的逻辑地址相匹配的B的第2内部分数据线连接到内部总数据线上，从而CPU可以访问B，读取B中的BIOS启动程序启动***。如果再次复位则计数器重新回到0，通过SW0切换到A，以此类推，反复执行。
表1
| 电平信号(0为低电平,1为高电平) | 访问区域 |
| SW0=0 | A |
| SW0=1 | B |
表2
| 逻辑地址【0，1为比特值】 | 访问区域 |
| SW0=0 | A |
| SW0=1 | B |
优选地，串行闪存Flash配置了2个切换控制管脚SW0和SW1，可以将串行闪存Flash划分为2个、3个或者4个存储区域。当配置2个切换控制管脚划分为4个存储区域A、B、C、D时，例如表3所示：
表3
| 逻辑地址【0，1为比特值】 | 访问区域 |
| SW1=0，SW1=0 | A |
| SW1=0，SW0=1 | B |
| SW1=1，SW0=0 | C |
| SW1=1，SW0=1 | D |
第1次复位时，外部切换电路的计数器计数值为0，译码为二进制的切换控制信号00，按照从低到高的顺序，将切换控制信号的第0比特的值0输出给SW0，而切换控制信号的第1比特的值0输出给SW1，SW1和SW2被送进串行闪存Flash内部的总线切换器，总线切换器读取SW0和SW1上的比特值还原成二进制逻辑地址00，根据还原后的逻辑地址将连接A的第1内部分数据线连通内部总数据线，切换到存储区域A。第2次复位时，外部切换电路的计数值为1，译码为二进制的切换控制信号01，按照从低到高的顺序，将切换控制信号的第0比特的值1输出给SW0，第1比特的值0输出给SW1，SW0和SW1被送进串行闪存Flash内部的总线切换器中，总线切换器读取SW0和SW1上的比特值还原成二进制逻辑地址01，根据还原后的总线切换器将连接B的第2内部分数据线连通内部总数据线，切换到存储区域B，以此类推，收到第4次复位信号后，则计数器计数值为4，译码为二进制的切换控制信号11，将第0比特的值1输出给SW0，将第1比特的值1输出给SW1，SW0和SW1被送进串行闪存Flash内部的总线切换器中，总线切换器将连接D的第4内部分数据线连通内部总数据线，切换到存储区域D。收到第5次复位信号后，计数器计数值恢复到0，译码为二进制的切换控制信号00，再次切换到存储区域A。
如表4所示，配置2根切换控制管脚将串行闪存Flash划分为3个存储区域A、B和C，切换控制管脚SW0控制A和B，SW1控制C。
接收到第一次复位信号后，外部切换电路对复位信号上升沿计数，计数值译码成二进制的切换控制信号00，按照从低到高的顺序，将切换控制信号的第0比特的值0输出给SW0，第1比特的值1输出给SW1，SW1和SW2被送进串行闪存Flash内部的总线切换器，总线切换器读取SW0和SW1上的比特值还原成二进制逻辑地址00，根据还原后的逻辑地址，将连接A的第1内部分数据线连通内部总数据线，切换到存储区域A。收到第2次复位信号，外部切换电路的计数值为1，译码为二进制的切换控制信号01，将切换控制信号的第0比特的值1输出给SW0，第1比特的值0输出给SW1，SW0和SW1被送进串行闪存Flash内部的总线切换器中，总线切换器读取SW0和SW1上的比特值还原成二进制逻辑地址01，根据还原后的逻辑地址，将连接B的第2内部分数据线连通内部总数据线，切换到存储区域B。收到第3次复位信号，计数值为3，译码成二进制的切换控制信号10，将第0比特的值0输出给SW0，第1比特的值1输出给SW1，SW0和SW1被送进串行闪存Flash内部的总线切换器中，总线切换器读取SW0和SW1上的比特值还原成二进制逻辑地址10，根据还原后的逻辑地址总线切换器将连接C的第3内部分数据线连通内部总数据线，切换到存储区域C；收到第4次复位信号，计数值回到0，输出二进制的切换控制信号00，切换到存储区域A，以此类推，反复执行。
表4
| 逻辑地址【0，1为比特值】 | 访问区域 |
| SW1=0，SW0=0 | A |
| SW1=0，SW0=1 | B |
| SW1=1，SW0=0 | C |
本发明实施例还提供了一种划分存储区域的方法，如图6所示，该方法包括：
610、为串行存储器配置m个切换控制管脚，所述m个切换控制管脚将所述串行存储器划分为k个存储区域，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
其中，通过给串行存储器配置切换控制管脚来将串行存储器划分存储区域，如果配置的切换控制管脚数目为m时，至少可以划分成2个存储区域，至多可以划分成2m个存储区域，所以实际划分的存储区域可以是k，而2≤k≤2m，m取大于或等于1的正整数。
620、通过所述切换控制管脚实现所述k个存储区域之间的切换。
其中，在将串行存储器划分为k个存储区域后，可以通过切换控制管脚在这k个存储区域之间切换。
本发明实施例中，通过为串行存储器配置m个切换控制管脚，从而划分串行存储器的存储区域，而通过切换控制管脚实现所述k个存储区域之间的切换。
下面进一步详细描述本发明实施例，图7为本发明实施例提供的一种划分存储区域的方法另一流程图。如图7所示，所述方法包括：
710、为串行闪存Flash配置m个切换控制管脚，所述m个切换控制管脚将所述串行存储器划分为k个存储区域，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
其中，在生产串行闪存Flash时，在配置了其他经常需要的管脚之外，还给串行闪存Flash配置m个切换控制管脚，通过该切换控制管脚可以将串行闪存Flash划分为2~2m个存储区域，以便在用户使用时，根据需要在不同存储区域备份启动CPU的BIOS启动程序，完成从一片串行闪存Flash里成功启动。
720、通过所述切换控制管脚接收外部切换电路发送的切换控制信号，将CPU和与所述切换控制信号相匹配的存储区域连通。
其中，将该串行闪存Flash应用在启动***中时，串行闪存Flash与CPU采用IIC、SPI等接口连接，串行闪存Flash通过配置的切换控制管脚与外部切换电路连接，通过其接口访问控制器与CPU连接。在***复位时，外部切换电路接收到看门狗电路发送的复位信号后，对复位信号的有效沿进行计数，并将计数值译码成二进制的切换控制信号，按照从低到高的顺序，将切换控制信号中的第j比特的值输出给第j个切换控制管脚，j为大于或等于0的整数。根据切换控制信号，将CPU与切换控制信号相匹配的存储区域连通，从而CPU访问该存储区域，从该存储区域读取BIOS启动程序，实现启动。
另外地，输出的切换控制信号可以是高/低电平，或者是逻辑地址。
本发明实施例通过为串行闪存Flash额外配置的切换控制管脚，将串行存储器划分为至少2个存储区域，并能通过配置的切换控制管脚在串行闪存Flash的至少2个存储区域之间切换，读取需要的BIOS启动程序。
本发明提供了一种串行存储器和一种划分存储区域的方法及***，通过配置切换控制管脚划分串行存储器的存储区域，和通过切换控制管脚实现存储区域的切换，操作简单，并能够提高串行存储器的存储空间利用率，降低成本。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上对本发明所提供的一种串行存储器和一种划分存储区域的方法及***进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种划分存储区域的***，其特征在于，包括外部切换电路(310)和串行存储器(320)；还包括处理器(410)和看门狗电路(420)；
所述串行存储器(320)包括m个切换控制管脚(110)，所述m个切换控制管脚(110)将串行存储器划分为k个存储区域，且通过所述切换控制管脚(110)实现所述k个存储区域之间的切换，其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
所述处理器(410)与所述串行存储器(320)电连接，所述看门狗电路(420)与所述处理器(410)电连接，所述看门狗电路(420)与所述外部切换电路(310)电连接；所述外部切换电路(310)与所述串行存储器(320)通过配置的切换控制管脚(110)电连接；
所述看门狗电路(420)用于向所述处理器(410)和外部切换电路(310)发送复位信号；
所述外部切换电路(310)用于接收所述看门狗电路(420)发送的所述复位信号，对所述复位信号中的有效沿计数，将计数值译码成二进制的切换控制信号；并向所述串行存储器(320)的切换控制管脚(110)发送所述切换控制信号；
所述串行存储器(320)通过切换控制管脚(110)接收外部切换电路(310)发送的所述切换控制信号，将所述处理器(410)和与所述切换控制信号相匹配的存储区域连通；
所述处理器(410)用于接收所述看门狗电路(420)发送的所述复位信号，访问所述串行存储器(320)中与所述切换控制信号相匹配的存储区域。
2.根据权利要求1所述的***，其特征在于，所述串行存储器(320)内部包括接口访问控制器(210)、总线切换器(220)、内部总数据线(230)和k条内部分数据线(240)；
所述接口访问控制器(210)通过所述内部总数据线(230)连接到所述总线切换器(220)上，所述总线切换器(220)通过第n条内部分数据线连接到第n个存储区域上，且与所述切换控制管脚(110)相连通，其中，所述n为大于等于1，且小于等于k的正整数。
3.根据权利要求1或2所述的***，其特征在于，所述串行存储器为串 行闪存Flash或电可擦可编程只读存储器EEPROM。
4.根据权利要求1或2所述的***，其特征在于，所述串行存储器的接口包括IIC接口、串行***设备接口SPI和***管理总线SMBus。
5.根据权利要求1所述的***，其特征在于，所述切换控制信号为高电平或低电平，或者逻辑地址。
6.一种划分存储区域的方法，其特征在于，包括：
为串行存储器配置m个切换控制管脚，所述m个切换控制管脚将所述串行存储器划分为k个存储区域；
通过所述切换控制管脚实现所述k个存储区域之间的切换；
其中，所述m为大于等于1的正整数，所述k为大于等于2，且小于等于2m的正整数；
看门狗电路向处理器和外部切换电路发送复位信号；
外部切换电路接收所述看门狗电路发送的所述复位信号，对所述复位信号中的有效沿计数，将计数值译码成二进制的切换控制信号；并向所述串行存储器的切换控制管脚发送所述切换控制信号；
所述串行存储器通过所述切换控制管脚接收外部切换电路发送的所述切换控制信号，将处理器和与所述切换控制信号相匹配的存储区域连通；
处理器接收所述看门狗电路发送的所述复位信号，访问所述串行存储器中与所述切换控制信号相匹配的存储区域。
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