CN102769034A - 常关型高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开了一种常关型高电子迁移率晶体管，包括：第一III-V半导体材料区；在第一区上的第二III-V半导体材料区；在第二区上的第三III-V半导体材料区；以及相邻于第三区的至少一个侧壁的栅电极。第一区提供了晶体管的沟道。第二区具有比第一区带隙宽的带隙，并且引起沟道中的2D电子气（2DEG）。第二区介于第一区和第三区之间。第三区提供了晶体管的栅极，并且具有足以耗尽沟道中2D电子气的厚度，从而使得晶体管具有正阈值电压。

Description

常关型高电子迁移率晶体管
技术领域
本申请涉及常关型高电子迁移率晶体管（normally-off high electronmobility transistor），具体地，涉及栅极区中无p型掺杂的常关型高电子迁移率晶体管。
背景技术
传统的高电子迁移率晶体管（HEMT）（也称为异质结构FET（HFET）或者调制掺杂FET（MODFET））典型地以GaN技术制造，并且通常由负阈值电压表征。即，即使未向栅电极施加任何的电压来导通晶体管，电流仍在器件的源极端和漏极端之间流动。事实上，在GaN技术中，经由源极端和漏极端之间的应变和偏正效应无需向栅电极施加任何的电压而自动地生成细沟道（thin channel）（反转层）。因此，通常将所述器件称为常开型（normally-on）。
HEMT的常开特征为GaN技术的固有属性，并且将GaN技术的应用范围局限于电源为可用的以产生切断GaN器件所需的负电压的那些应用。此外，常开特征使驱动GaN晶体管所需的电路设计复杂化。
已经尝试制造常关型GaN HEMT，即，具有正阈值电压的GaN晶体管。例如，p型掺杂GaN材料的薄层（20nm-50nm）可形成于栅电极下。该薄p型GaN层耗尽栅电极下的反转层，从而将阈值电压移至正值。所述薄p型GaN层生成垂直场，所述垂直场耗尽和增加（populate）在阻挡层（通常为AlGaN层）下自然出现的反转沟道。此外，由施加至栅电极的电压所产生的垂直场允许将反转层调制为导通和切断。
然而，与传统的硅技术不同，诸如GaN的大带隙材料的掺杂并不是微不足道的。事实上，制造薄p型掺杂GaN层需要非常复杂的处理。此外，由于GaN层的不均匀掺杂，尤其由于在暴露的GaN表面处p型掺杂物元素的表面累积，会出现阈值电压不稳。此外，通过栅电极下的p-n结的存在来限制器件所能承受的最大栅极电压。一旦达到p-n结的内置电压，大且可能有害的栅极泄漏直接从栅极接点流向源电极和漏电极。使用栅电极下的p型掺杂的GaN层还限制了器件跨导，这是因为栅电极与反转沟道隔开了与p型GaN层厚度相对应的距离。p型掺杂GaN层产生约1V的低阈值电压。理论上，可通过增加p型GaN层的厚度来增加阈值电压。然而，器件的跨导作为p型GaN层厚度的函数而降低，并且如果所述层厚度变得太大，则器件变得不可用。
发明内容
根据常关型晶体管的实施方式，所述晶体管包括：第一III-V半导体材料区；在第一区上的第二III-V半导体材料区；在第二区上的第三III-V半导体材料区；以及相邻于第三区的至少一个侧壁的栅电极。第一区提供了晶体管的沟道。第二区介于第一区和第三区之间，并且具有比第一区带隙宽的带隙。第二区还引起沟道中的2D电子气（2DEG）。第三区提供了晶体管的栅极，并且具有足以耗尽沟道中2D电子气的厚度，从而使得晶体管具有正阈值电压。
根据常关型晶体管的另一个实施方式，所述晶体管包括：III-V半导体材料缓冲区；在缓冲区上的III-V半导体材料阻挡区；在阻挡区上的III-V半导体材料栅极区，使得阻挡区介于缓冲区和栅极区之间；以及相邻于栅极区的栅电极。阻挡区具有比缓冲区带隙宽的带隙。栅极区为未掺杂的或者为n型掺杂的，并且足够厚以耗尽缓冲区中的2D电子气，从而使得晶体管具有正阈值电压。
根据常关型晶体管的另一个实施方式，所述晶体管包括：第一GaN层；在第一GaN层上的AlGaN层；在AlGaN层上的第二GaN层，使得AlGaN层介于第一GaN层和第二GaN层之间；以及相邻于第二GaN层的栅电极。第二GaN层为未掺杂的或者为n型掺杂的，并且至少为150nm厚。
根据制造常关型晶体管的方法实施方式，所述方法包括：形成第一III-V半导体材料区；以及在第一区上形成第二III-V半导体材料区，第二区具有比第一区带隙宽的带隙。所述方法进一步包括：在第二区上形成第三III-V半导体材料区，使得第二区介于第一区和第三区之间，第三区具有足以耗尽沟道中2D电子气（2DEG）的厚度，从而使得晶体管具有正阈值电压；以及相邻于第三区的至少一个侧壁形成栅电极。
本领域技术人员在阅读以下详细描述并且参考附图之后，将考虑另外特征和优点。
附图说明
图中的元件没有必要彼此成比例绘制。相同的参考数字表示相应的相似部分。可以将示出的各种实施方式的特征进行组合，除非它们相互排斥。实施方式在附图中进行了描述并在以下描述中详细说明。
图1示出根据实施方式的常关型HEMT的截面示意图。
图2示出根据实施方式的常关型HEMT的截面示意图。
图3示出根据实施方式的常关型HEMT的截面示意图。
图4示出根据实施方式的常关型HEMT的截面示意图。
图5示出根据实施方式的常关型HEMT的截面示意图。
图6示出根据实施方式的常关型HEMT的截面示意图。
图7A至图7F示出根据实施方式的在常关型HEMT制造期间不同处理步骤处的半导体结构的截面示意图。
图8A至图8E示出根据实施方式的在常关型HEMT制造期间不同处理步骤处的半导体结构的截面示意图。
图9A至图9F示出根据实施方式的在常关型HEMT制造期间不同处理步骤处的半导体结构的截面示意图。
具体实施方式
图1示出了常关型HEMT的实施方式。HEMT被视为常关型，这是因为所述器件具有正阈值电压。高电子迁移率晶体管包括：III-V半导体材料的缓冲区100；在缓冲区100上的III-V半导体材料的阻挡区110；在阻挡区110上使得阻挡区110介于缓冲区100和栅极区120之间的III-V半导体材料的栅极区120；以及与栅极区120相邻的栅电极130。缓冲区100提供电连接HEMT的源极（S）端和漏极（D）端的沟道（反转层）。源极端和漏极端可电接触各电极140、142。阻挡区110具有比缓冲区100宽的带隙，并在沟道中引起由图1中虚线所示的2D电子气（2DEG）。即，阻挡区110为沟道中2D电子气供应电荷。由于外延处理，与阻挡区110相邻的栅极区120为未掺杂的或者为n型或者p型（无意）轻掺杂的。即，外延处理导致在并未在所处理的步骤或多个步骤中被故意掺杂的栅极区120中存在有源掺杂原子（active dopant atom）。不管栅极区是未掺杂或是掺杂，栅极区120为足够厚以耗尽沟道中2DEG，使得HEMT具有正阈值电压，并且因此被视为常关。通过选择栅极区120厚度，使得沟道中2DEG被耗尽，为了耗尽，栅极区120不必p型掺杂。
HEMT的总电场被拆开或者分离为垂直分量（Ey）和水平分量（Ex）。可独立地使用电场的垂直和水平分量以打开和关闭HEMT。如果相对厚，未掺杂或者n型或者p型轻掺杂的栅极区120确保HEMT为常关而无需要求对该区域进行p型掺杂。此外，HEMT的阈值电压的可调范围可扩展为更多正值。此外，通过消除栅电极之下的p-n结并且通过具有极高效势垒高度的肖特基（Schottky）栅极来替代所述p-n结，可以显著降低不期望的栅极泄漏。因此，允许最大栅极电压超过15V，而无任何大量的栅极泄漏。此外，由于沟道上栅电极130所施加的改善的控制，所以实现了跨导的增加。
在一个实施方式中，缓冲区100和栅极区120均包括未掺杂或者n型或者p型轻（无意）掺杂GaN，而阻挡区110包括AlGaN。AlGaN阻挡区110可包括具有不同Al浓度的多个AlGaN层。此外或者可选地，GaN缓冲区100可包括Al。GaN缓冲区100中的Al浓度低于整个AlGaN阻挡区110中的Al浓度。在另一个实施方式中，阻挡区110包括与GaN晶格匹配的材料，例如，诸如InAlN。
在一个实施方式中，栅极区120为未掺杂或者n型或者p型轻掺杂GaN层，所述层具有约150nm至200nm或者更大的厚度（TG）。该相对厚的GaN栅极层120产生了耗尽在栅极下沟道中的2DEG的垂直场（Ey），从而实现了常关型器件。GaN栅极层120上拉导导带，因此耗尽沟道。因此，可调整GaN栅极层120的厚度，使得HEMT具有可控的正阈值电压。
在一个实施方式中，GaN栅极层120宽度（WG）约在100nm至500nm之间。如果GaN栅极层120宽度减少至几百纳米的范围，则沟道可通过垂直电场（Ey）以及如图1中示意性示出的横向边缘电容（lateral fringecapacitance）（Cf1，Cf2）来控制。因此，相对于传统的p型GaN方法，利用了二维效果，这增加了调整HEMT的电学特性的自由度。此外，有效肖特基势垒高度随着GaN栅极厚度的增加而增加，并且这里所披露的数值范围允许将超过15V的电压施加至栅电极130而不会引起任何显著的栅极泄露。通过消除栅极区120和阻挡区110之间的p-n结并且通过用具有极高效阻挡的肖特基（Schottky）栅极来替代所述p-n结，显著地降低了不期望的栅极泄漏。通过扩展有效肖特基（Schottky）势垒高度抑制了栅极泄漏。即使在例如6V以上的高栅极电压处，用于HEMT的栅极漏电流也可减少至比漏极电流低几个数量级的大小。
常关型HEMT的栅电极130通过绝缘材料150与阻挡区110隔开。绝缘材料150防止栅电极130接触阻挡区110，防止肖特基（Schottky）势垒被打开，这将导致较低的最大栅极电压。在一个实施方式中，绝缘材料150为厚度（TINS）在30nm和80nm之间的氮化层。
栅电极130还沿栅极区120的侧壁122、124中的至少一个设置，如图1所示。通过将栅电极130仅设置在栅极区120侧壁122、124上，可实现器件电学特性的更精确的控制。该配置提供了栅极区120左侧和右侧上的单独栅极偏置。栅电极130还可覆盖栅极区120顶侧126，如图2所示。在另一个实施方式中，栅电极130通过栅极介电材料层160与栅极区120隔开，如图3所示。
图4示出常关型HEMT的另一个实施方式。根据本实施方式，HEMT栅极区120由被栅电极130彼此横向分开的两个不同部分120’、120”形成。通过以此方式将栅极区分离为两个不同的柱状体（pillar）或者片状体（fin）120’、120”，短沟道效应对HEMT的特性几乎没有不利影响。例如，可以显著降低DIBL（drain-induced barrier lowering，漏极引导阻挡降低）而基本上不会影响HEMT的电流驱动能力。图4中未示出源电极和漏电极。
图5示出了具有被栅电极130横向彼此分开的分离成三个不同区域120’、120”、120”’的栅极区120的常关型HEMT。一般地，栅极区120可被分离或者分割成任何期望数目的横向隔开部分。图5中未示出源电极和漏电极。
图6示出了常关型HEMT的另一实施方式。根据本实施方式，栅极区120具有锥形侧壁122、124。具体地，栅极区120的背离阻挡区110的侧面126的宽度（WTOP）小于与栅极区120的邻接阻挡区110的底侧128的宽度（WBOT）。在一个实施方式中，WBOT至少比WTOP大4倍。图6中未示出源电极和漏电极。
本文所描述的常关型HEMT可通过形成第一III-V半导体材料（诸如GaN）区来制造。第一区形成包括HEMT的沟道的缓冲区。可以通过任何合适的传统技术（例如，通过异质外延）在诸如硅、蓝宝石或者SiC的兼容性基板上形成第一区，或者可通过在AlN、Si上或者在镓酸锂或者其他复合氧化物上形成第一区来形成第一区。例如，对于严重晶格失配基板，设置诸如GaN或者AlN的成核层，第一（缓冲）区形成于成核层上。然后，诸如AlGaN或者InAlN的第二III-V半导体材料区通过任何合适的传统技术（例如，通过外延生长）形成在第一（缓冲）区上。第二区形成HEMT的阻挡区，所述阻挡区为沟道中的2DEG供应电荷并且用作肖特基栅极势垒（Schottky-gate barrier，肖特基栅极阻挡）。第二（阻挡）区的带隙比第一（缓冲）区的带隙宽。
第三III-V半导体材料区然后通过任何合适的传统技术（例如，通过外延生长）形成在第二（阻挡）区上，使得第二（阻挡）区介于第一（缓冲）区和第三（栅极）区之间。第三（栅极）区具有足以耗尽形成在第一（缓冲）区中的沟道中的2DEG的厚度，从而使得HEMT具有正阈值电压。然后相邻于第三（栅极）区的至少一个侧壁形成栅电极。栅电极可设置在第三（栅极）区的一个以上侧壁和/或顶侧上。
图7A至图7F示出制造常关型HEMT的一个实施方式。根据本实施方式，通过在诸如AlGaN的阻挡区210上生长（未图案化）GaN外延层200来形成第三（栅极）区，如图7A所示。阻挡区210设置于诸如GaN的缓冲区220上。GaN外延层200可具有约150nm至200nm的厚度（TG）。例如通过传统的光刻处理，蚀刻GaN外延层200以形成HEMT的栅极区200’，如图7B所示。GaN栅极区可具有约200nm至500nm的宽度（WG）。
在蚀刻GaN外延层200之后，在栅极区200’和阻挡区210上沉积诸如氮化物的钝化层230。这样，栅极区200’和阻挡区210两者均由钝化层230覆盖，如图7C所示。然后，例如通过CMP（化学机械抛光）将钝化层230平坦化，在栅极区200’顶部暴露之后停止，如图7D所示。然后，蚀刻钝化层230以部分暴露栅极区200’的各侧壁202、204，如图7E所示。剩余绝缘材料230的厚度影响HEMT的正阈值电压（通过边缘电容Cf1、Cf2），因此，期望回蚀处理的精确控制。可使用定时蚀刻处理，或者可选地（可替换地），可在蚀刻期间执行（现场）光学层厚度测量，以确定蚀刻处理应该何时停止。在任一情况下，栅极区侧壁202、204上部被暴露。导电材料240（诸如金属）然后相邻于栅极区200’的暴露侧壁202、204（以及可选地顶侧）沉积，以形成栅电极，所述栅电极通过剩余的绝缘材料230与阻挡区210隔开，如图7F所示。
图8A至图8E示出制造常关型HEMT的另一个实施方式。根据本实施方式，在GaN缓冲层310上生长（未图案化的）AlGaN外延层300，如图8A所示。然后在AlGaN阻挡层300上沉积诸如氮化物的钝化层320，如图8B所示。在绝缘钝化材料320中蚀刻开口322以暴露AlGaN阻挡层300的一部分，如图8C所示。在AlGaN层300的暴露的部分上的开口322中选择性地生长GaN外延层330，以形成栅极区，如图8D所示。栅极区330具有比绝缘钝化材料320厚度更大的厚度，使得栅极区330的侧壁332、334被部分暴露。然后相邻于栅极区330的暴露侧壁332、334（以及可选地顶侧）沉积诸如金属的导电材料340，以形成栅电极，所述栅电极通过剩余的绝缘材料320与AlGaN阻挡层300隔开，如图8E所示。
图9A至图9F示出制造HEMT的另一个实施方式。根据本实施方式，通过在GaN缓冲层410上生长（未图案化的）AlGaN外延层400来形成阻挡区，如图9A所示。然后，在AlGaN阻挡层400上沉积氮化层420，并且在氮化层420上沉积氧化层430，如图9B所示。穿过氧化层430和氮化层420蚀刻开口432以暴露AlGaN阻挡层400的上部部分，如图9C所示。然后通过蚀刻AlGaN层400在AlGaN阻挡层400的暴露部分中形成凹槽402，如图9D所示。相应地，AlGaN阻挡层400在中间区具有第一厚度（TB1）而在其他处具有第二厚度（TB2），其中，TB2>TB1。在AlGaN阻挡层400的凹槽部分上的开口432中选择性地生长GaN外延层440，以形成栅极区，如图9E所示。去除氧化层430，并且相邻于栅极区440的暴露侧壁442、444（以及可选地顶侧）沉积诸如金属的导电材料450，以形成栅电极，所述栅电极通过剩余的氮化层420与AlGaN阻挡层400隔开，如图9F所示。在上述各制造实施方式中，例如，如图3所示，在栅电极形成之前，可形成覆盖栅极区的栅极介电材料。
为了便于描述，使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语来说明第一元件相对于第二元件的配置。这些术语意为包括除了图中所示的不同定向之外的器件的不同定向。此外，还诸如“第一”、“第二”等的术语来描述各种元件、区域、部分等，并且也不是为了限制。在整个描述中，相同术语表示相同的元件。
如本文中所使用，术语“具有（having）”、“含有（containing）”、“包含（including）”、“包括（comprising）”等为开放性的术语，表示所述元件或者特征的存在，但并不排除另外的元件或者特征。除非上下文另外清楚的表示，否则冠词“一（a）”、“一（an）”和“所述（the）”意在包括复数以及单数。
应该理解的是，本文所述的不同实施方式的特征可彼此组合，除非另外特别指出。
虽然本文已经示出和描述特定实施方式，但是本领域普通技术人员应该理解的是，对于示出和描述的特定的实施方式，在不脱离本发明范围情况下可以替换各种选择和/或等同实施。本申请意在涵盖这里所讨论的特定实施方式的任何修改或变形。因此，本发明意在仅由权利要求和其等同替换所限制。

Claims (26)

1.一种常关型晶体管，包括：
第一III-V半导体材料区，提供所述晶体管的沟道；
在所述第一区上的第二III-V半导体材料区，所述第二区具有比所述第一区的带隙宽的带隙，并在所述沟道中引起2D电子气（2DEG）；
在所述第二区上的第三III-V半导体材料区，使得所述第二区介于所述第一区和所述第三区之间，所述第三区提供所述晶体管的栅极，并且具有足以耗尽所述沟道中的2DEG的厚度，从而使得所述晶体管具有正阈值电压；以及
栅电极，相邻于所述第三区的至少一个侧壁。
2.根据权利要求1所述的常关型晶体管，其中，所述栅电极通过绝缘材料与所述第二区隔开。
3.根据权利要求2所述的常关型晶体管，其中，所述绝缘材料包括SiN，并且具有介于30nm和80nm之间的厚度。
4.根据权利要求1所述的常关型晶体管，其中，所述第三区是未掺杂的。
5.根据权利要求1所述的常关型晶体管，其中，所述第三区至少为150nm厚。
6.根据权利要求1所述的常关型晶体管，其中，所述栅电极设置在所述第三区的相对的侧壁上以及所述第三区的背离所述第二区的一侧上。
7.根据权利要求1所述的常关型晶体管，其中，所述第二区包括AlGaN或者InAlN。
8.根据权利要求1所述的常关型晶体管，其中，所述晶体管在所述第二区和所述第三区之间的界面处没有p-n结。
9.根据权利要求1所述的常关型晶体管，其中，所述晶体管可操作为承受施加至所述栅电极的至少10V的栅极电压。
10.根据权利要求1所述的常关型晶体管，其中，所述第三区具有介于100nm和500nm之间的宽度。
11.根据权利要求1所述的常关型晶体管，其中，所述第三区被分开为多个部分，所述多个部分通过所述栅电极彼此隔开。
12.根据权利要求1所述的常关型晶体管，其中，所述第三区具有锥形侧壁。
13.根据权利要求12所述的常关型晶体管，其中，所述第三区的相邻于所述第二区的一侧宽度比所述第三区的背离所述第二区域的相对侧至少宽4倍。
14.根据权利要求1所述的常关型晶体管，其中，所述栅电极通过栅极介电材料与所述第三区隔开。
15.一种常关型晶体管，包括：
III-V半导体材料缓冲区；
在所述缓冲区上的III-V半导体材料阻挡区，所述阻挡区具有比所述缓冲区的带隙宽的带隙；
在所述阻挡区上的III-V半导体材料栅极区，使得所述阻挡区介于所述缓冲区和所述栅极区之间，所述栅极区为未掺杂的或者为n型掺杂的，并且足够厚以耗尽所述缓冲区中的2D电子气，从而使得所述晶体管具有正阈值电压；以及
栅电极，相邻于所述栅极区。
16.根据权利要求15所述的常关型晶体管，其中，所述阻挡区在栅极区正下方处较薄，而在其他处较厚。
17.一种常关型晶体管，包括：
第一GaN层；
在所述第一GaN层上的AlGaN层；
在所述AlGaN层上的第二GaN层，使得所述AlGaN层介于所述第一GaN层和所述第二GaN层之间，所述第二GaN层为未掺杂的或者为n型掺杂的，并且至少为150nm厚；以及
栅电极，相邻于所述第二GaN层。
18.根据权利要求17所述的常关型晶体管，其中，所述AlGaN层包括具有不同Al浓度的多个AlGaN层。
19.根据权利要求17所述的常关型晶体管，其中，所述第一GaN层包括Al，并且所述第一GaN层中的Al浓度低于整个AlGaN层中的Al浓度。
20.一种制造常关型晶体管的方法，包括：
形成第一III-V半导体材料区；
在所述第一区上形成第二III-V半导体材料区，所述第二区具有比所述第一区的带隙宽的带隙；
在所述第二区上形成第三III-V半导体材料区，使得所述第二区介于所述第一区和所述第三区之间，所述第三区具有足以耗尽所述第一区中的2D电子气的厚度，从而使得所述晶体管具有正阈值电压；以及
相邻于所述第三区的至少一个侧壁形成栅电极。
21.根据权利要求20所述的方法，其中，形成所述第三区包括蚀刻生长在所述第二区上的GaN外延层。
22.根据权利要求21所述的方法，进一步包括：
在蚀刻GaN外延层以形成所述第三区之后沉积绝缘材料，使得所述第二区和所述第三区由所述绝缘材料覆盖；
蚀刻所述绝缘材料以部分暴露所述第三区的各侧壁；以及
相邻于所述第三区的所述暴露的侧壁沉积导电材料，以形成栅电极，所述栅电极通过剩余绝缘材料与所述第二区隔开。
23.根据权利要求20所述的方法，其中，形成第三区包括：
在所述第二区上沉积绝缘材料；
在所述绝缘材料中蚀刻开口，以暴露所述第二区的一部分；
在所述第二区的所述暴露的部分上的所述开口中选择性地生长GaN外延层，以形成第三区，所述第三区具有比所述绝缘材料的厚度厚的厚度，从而使得所述第三区的侧壁被部分暴露；以及
相邻于所述第三区的所述暴露的侧壁沉积导电材料，以形成栅电极，所述栅电极通过所述绝缘材料与所述第二区隔开。
24.根据权利要求20所述的方法，其中，形成所述第三区包括：
在所述第二区上沉积氮化层；
在所述氮化层上沉积氧化层；
在所述氮化层和所述氧化层中蚀刻开口，以暴露所述第二区的一部分；
在所述第二区的所述暴露的部分中形成凹槽；
在所述第二区的凹槽部分上的开口中选择性地生长GaN外延层，以形成第三区，所述第三区具有比所述氮化层的厚度厚的厚度，使得所述第三区的侧壁被部分地暴露；
去除所述氧化层；以及
相邻于所述第三区的暴露的侧壁沉积导电材料，以形成栅电极，所述栅电极通过所述氮化层与所述第二区隔开。
25.根据权利要求20所述的方法，进一步包括在栅电极形成之前，形成覆盖所述第三区的栅极介电材料。
26.根据权利要求20所述的方法，其中，所述第三区由于外延处理而被掺杂。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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