CN102769015B - 在底部金属层下方带有电源轨的集成电路布局 - Google Patents

在底部金属层下方带有电源轨的集成电路布局 Download PDF

Info

Publication number
CN102769015B
CN102769015B CN201210016630.9A CN201210016630A CN102769015B CN 102769015 B CN102769015 B CN 102769015B CN 201210016630 A CN201210016630 A CN 201210016630A CN 102769015 B CN102769015 B CN 102769015B
Authority
CN
China
Prior art keywords
embolism
level
rail
power rail
border
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210016630.9A
Other languages
English (en)
Other versions
CN102769015A (zh
Inventor
侯永清
林学仕
田丽钧
陈淑敏
苏品岱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102769015A publication Critical patent/CN102769015A/zh
Application granted granted Critical
Publication of CN102769015B publication Critical patent/CN102769015B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明还提供了一种在底部金属层下方带有电源轨的集成电路布局。

Description

在底部金属层下方带有电源轨的集成电路布局
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种在底部金属层下方带有电源轨的集成电路布局。
背景技术
在集成电路的制造中，标准单元经常被用作构成集成电路的器件的基本元素。对标准单元进行布置和布线以形成功能电路。在标准单元的典型布局中，电源轨被布置在单元的边界上。当成行地布置多个标准单元时，相同行中的标准单元的电源轨彼此连接，从而形成长电源轨，该长电源轨可以延伸穿过例如，几千个或更多的标准单元。相邻行中的电源轨被合并，从而形成宽度是独立的标准单元中的电源轨宽度的两倍的电源轨。例如，一行的VDD电源轨与相邻行的另一VDD电源轨合并，而一行的VSS电源轨与相邻行的另一VSS电源轨合并。因此，在包括多个行的电路中，VDD电源轨和VSS电源轨被布置为交替的图案。
为了向标准单元提供电源，需要附加的金属部件来连接电源轨和标准单元中的部件。例如，为了连接VDD电源轨和标准单元(诸如，反相器单元)中的PMOS晶体管的源极，在与VDD电源轨相同的金属层中形成金属部件(公知为点动器，jog)。点动器具有一个与VDD电源轨连接的端部。点动器直接延伸到PMOS晶体管源极上方，从而可以形成接触塞将点动器jog连接到PMOS晶体管的源极。
当成行地布置标准单元时，存在许多从电源轨直接延伸到直接处在相应的标准单元上方的点动器。由于电源轨比点动器宽得多，所以存在形成点动器的待解决的工艺问题。另外，现有的电源布线方案需要大量的布线资源(诸如，芯片区域)，该布线资源另外可以被用于信号线的布线。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路，包括：半导体衬底；底部金属层，位于所述半导体衬底的上方，其中，在所述半导体衬底和所述底部金属层之间没有附加的金属层；以及单元，包括位于所述底部金属层下方的栓塞层级电源轨(plug-level powerrail)。
在该电路中，所述栓塞层级电源轨延伸至所述单元的三个边界。
在该电路中，进一步包括：附加的栓塞层级电源轨，延伸至所述单元的三个边界，其中，所述附加的栓塞层级电源轨和所述栓塞层级电源轨分别是VDD电源轨和VSS电源轨。
在该电路中，进一步包括：M1电源轨，位于所述单元和所述底部金属层中，其中，所述M1电源轨穿过通孔与所述栓塞层级电源轨电连接，并且其中，所述M1电源轨延伸至所述单元的三个边界。
在该电路中，进一步包括：多个标准单元，形成为行，其中，所述栓塞层级电源轨是延伸到所述多个标准单元中的电源轨的一部分。
在该电路中，进一步包括：多个栅电极，位于所述多个标准单元中，并且具有均匀的间距，其中，所述多个栅电极相互平行，并且其中，所述多个栅电极的纵向方向垂直于所述栓塞层级电源轨的纵向方向。
在该电路中，进一步包括：晶体管，所述晶体管包括：栅电极；接触塞，位于所述栅电极和所述底部金属层中的金属部件之间，并且将所述栅电极和所述底部金属层中的金属部件互连；以及栓塞层级导线，将所述晶体管的源极/漏极区域与所述栓塞层级电源轨相连接，其中，所述栓塞层级导线的顶面基本上与所述栓塞层级电源轨的顶面齐平。
在该电路中，进一步包括：通孔，位于所述接触塞和所述底部金属层中的金属部件之间，并且将所述接触塞和所述底部金属层中的金属部件互连。
根据本发明的另一方面，提供了一种电路，所述电路包括：单元，包括：第一边界、第二边界、第三边界和第四边界，其中，所述第一边界和所述第二边界相互平行，并且其中，所述第三边界和所述第四边界相互平行，并且垂直于所述第一边界和所述第二边界；栓塞层级VDD电源轨，延伸至所述第一边界、所述第二边界和所述第三边界；栓塞层级VSS电源轨，延伸至所述第一边界、所述第二边界和所述第四边界；M1 VDD电源轨，延伸至所述第一边界、所述第二边界和所述第三边界，其中，所述M1 VDD电源轨位于底部金属层中，并且直接位于所述栓塞层级VDD电源轨上方；以及M1 VSS电源轨，轨延伸至所述第一边界、所述第二边界和所述第四边界，其中，所述M1 VSS电源轨位于底部金属层中，并且直接位于所述栓塞层级VSS电源轨上方。
在该电路中，进一步包括：第一通孔，位于所述栓塞层级VDD电源轨和所述M1 VDD电源轨之间，并且将所述栓塞层级VDD电源轨和所述M1VDD电源轨互连；以及第二通孔，位于所述栓塞层级VSS电源轨和所述M1 VSS电源轨之间，并且将所述栓塞层级VSS电源轨和所述M1 VSS电源轨互连。
在该电路中，进一步包括：晶体管，位于所述单元中，其中，所述栓塞层级VDD电源轨的底面和所述栓塞层级VSS电源轨的底面基本上与所述晶体管的栅电极的顶面齐平。
在该电路中，进一步包括：栓塞层级导线，将所述晶体管的源极/漏极区域与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个相连接，其中，所述栓塞层级导线的顶面基本上与所述栓塞层级VDD导电轨和所述栓塞层级VSS导电轨的顶面齐平。
在该电路中，其中，所述栓塞层级导线包括接触所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个的端部。
在该电路中，其中，所述栓塞层级导线以及所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个形成连续区域。
在该电路中，进一步包括：栅电极，位于所述单元中，并且具有与所述第一边界和所述第二边界平行的纵向方向，其中，所述栅电极被布置在所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨之间，并且与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨间隔开。
根据本发明的另一方面，提供了一种电路，包括：第一行单元；第二行单元，所述第二行单元与所述第一行单元相邻；栓塞层级电源轨，沿着所述第一行和所述第二行的界面延伸，其中，所述栓塞层级电源轨包括延伸到所述第一行单元和所述第二行单元的每个单元中的部分；M1电源轨，沿着所述第一行和所述第二行的界面延伸，其中，所述M1电源轨包括延伸到所述第一行单元和所述第二行单元的每个单元中的部分，并且其中，M1电源轨位于底部金属层中，所述M1电源轨直接位于栓塞层级电源轨上方；以及多个通孔，将所述栓塞层级电源轨和所述M1电源轨相连接。
在该电路中，所述栓塞层级电源轨和所述M1电源轨是VDD电源轨。
在该电路中，所述栓塞层级电源轨和所述M1电源轨是VSS电源轨。
在该电路中，进一步包括：半导体衬底；以及晶体管，位于所述第一行中的单元中，所述晶体管包括：栅电极，位于所述半导体衬底上方；源极区域，延伸到所述半导体衬底中；以及栓塞层级导线，将所述源极区域与所述栓塞层级电源轨电连接，其中，所述栓塞层级导线的顶面与所述栓塞层级电源轨的顶面齐平。
在该电路中，所述栓塞层级电源轨的至少一部分位于栅电极上方。
附图说明
为了更全面地理解实施例及其优点，现参考结合附图所进行的以下描述，其中：
图1示出根据实施例的标准单元的布局，其中，栓塞层级电源轨用于向标准单元提供电源；
图2是图1中示出的单元的部分的透视图；
图3至图5B是从图1中所示的结构中得到的横截面图；以及
图6示出了多个成行地布置的单元，其中，这些单元的栓塞层级电源轨被互连成长电源轨。
具体实施方式
下面，详细论述本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明性的，而不限制本发明的范围。
根据实施例提供电源轨的新式布局方案以及所得到的标准单元的布局。论述了该实施例的变化。在所有附图和说明性的实施例中，相似的参考标号被用于指示相似的器件。
图1示出根据实施例的标准单元20的布局。在实施例中，单元20是包括PMOS晶体管22和NMOS晶体管42的反相器。在可选实施例中，单元20可以是任何其他类型的标准单元，诸如NAND栅极、多路复用器等等。单元20具有彼此平行的边界20A1和边界20A2以及彼此平行的边界20B1和边界20B2。应该注意，单元20外面的部件不属于单元20，而属于与单元20相邻的单元。另外，边界20A1和边界20A2平行于栅电极60的纵向方向，而边界20B1和边界20B2垂直于栅电极60的纵向方向。栅电极60可以进一步包括有源栅电极60A，该有源栅电极包括作为PMOS晶体管22和NMOS晶体管42的栅电极(请参考图5A)的部分以及伪栅电极60B。在一些实施例中，可以在边界20A1和边界20A2上形成伪栅电极60B，其中，每个伪栅电极60B的一半位于单元20内部和一半位于单元20外部。在实施例中，栅电极60被形成为具有均匀间距。
PMOS晶体管22包括有源区域23(图1中未示出，请参考图5A)，该有源区域进一步包括漏极24、源极26以及直接处在栅电极60A下方的部分。NMOS晶体管42包括有源区域(未示出)，该有源区域包括漏极44、源极46以及直接处在栅电极60A下方的部分。
在整个描述中，术语“M1”涉及的是在栅电极60上方的(请参考图2)底部金属层，其中，在底部金属层M1和栅电极60之间没有附加的金属层。术语“栓塞层级(plug-level)”通常涉及的是与将栅电极60连接到底部金属层M1中的金属器件80的接触塞65(请参考图5B)形成在相同级上、使用相同材料和相同工艺步骤形成的部件。如图1至图3所示，导线62形成在PMOS晶体管22的源极26上方，并且将源极26电连接到栓塞层级VDD电源轨68(同样请参考图2)。导线62包括被称作为栓塞层级部件的上部部分62A以及在该上部62A下方并且与其接触的下部62B。导线66形成在NMOS晶体管42的源极46上方，并且将源极46电连接到栓塞层级VSS电源轨78。导线66可以与导线62基本上具有相同的结构，并且可以包括与栓塞层级部件62A处在相同级上的上部66A(未示出)以及与栓塞层级部件62B处在相同级上的下部66B。导线64形成在PMOS晶体管22的漏极24和NMOS晶体管42的漏极44上，并且将该PMOS晶体管22的漏极24和该NMOS晶体管42的漏极44电互连。如图2中所示，导线64包括上部64A以及下部64B，该上部64A是栓塞层级部件，该下部64B位于上部64A下方并且与该上部64A相接触。
再次参考图1，VDD电源轨84(该VDD电源轨位于底部金属层M1中，并且由此在下文中被称作M1 VDD金属轨84)形成在单元20的边界20B1处，其中，M1 VDD电源轨84的一半形成在单元20中，以使得当单元20与集成电路中的标准单元的不同行中的其他单元(未示出)相邻时，其他单元的M1 VDD单元轨84与单元20中的VDD电源轨84合并。栓塞层级VDD电源轨68和M1 VDD电源轨84两者都可以从边界20A1一直延伸到边界20A2。栓塞层级导线62A与栓塞层级VDD电源轨68电连接。类似地，VSS电源轨86(该电源轨位于底部金属层M1中，并且由此在下文中被称作M1 VSS电源轨86)形成在单元20的边界20B2处，其中M1 VSS电源轨86的一半形成在单元20中，以使得当单元20与不同行中的其他单元相邻时，其他单元的M1 VSS电源轨与单元20中的M1 VSS电源轨86合并。栓塞层级VSS电源轨78和M1 VSS电源轨86两者都可以从边界20A1一直延伸到边界20A2。因此，在单元20中，栓塞层级VDD电源轨68、M1 VDD电源轨84、栓塞层级VSS电源轨78以及M1 VSS电源轨86中的每个都延伸到单元20的三个边界。导线66与栓塞层级VSS电源轨78相连接。通孔90(图1中未示出，请参考图2至图4)被形成为将栓塞层级VDD电源轨78连接到上方的M1 VDD电源轨84，并且将栓塞层级VSS电源轨78连接到上方的M1 VSS电源轨86。
图2示出图1所示的结构的部分的透视图。漏极24和源极26形成在有源区域23中，该有源区域处在半导体衬底100中。导线62和68(图2中未示出部件68)形成在半导体衬底100上方、底部金属层M1下方，M1VDD电源轨位于该底部金属层中。栓塞层级部件62A、64A、65、66A、68以及78(同样参考图1)在相同的级上。如图2、5A、和5B中所示，这些栓塞层级部件中的每一个都具有与栅电极线60的顶面齐平或基本上齐平的底面。在实施例中，栓塞层级部件62A、64A、65、66A、68以及78的顶面基本上相互齐平。栓塞层级部件62A、64A、65、66A、68以及78的底面也可以基本上相互齐平。栓塞层级部件62A、64A、65、66A、68以及78可以相同的材料形成，该材料可以包括金属，诸如，钨。在实施例中，与栓塞层级电源轨68和78同时形成栓塞层级部件62A、64A、65以及66A。因此，栓塞层级部件62A和64A可以与相应的连接的栓塞层级电源轨68和78形成连续的部件。可选地，可以使用独立的工艺步骤形成栓塞层级部件62A、64A、65和66A以及栓塞层级电源轨68和78。因此，在栓塞层级部件62A和68(如图2中所示)之间以及在栓塞层级部件64A和78之间可以具有明显的界面(例如图2中所示的界面)。
图3示出图1中所示的结构的横截面图，其中，由图1中的平面交叉线3-3得到该横截面图。如图3中所示，栓塞层级导线62A被电连接到源极26(例如，源极26的硅化物区域27)，并且直接延伸到STI区域102上方。栓塞层级导线62A的底面可以接触金属部件62B，该金属部件进一步接触硅化物区域27的顶面。栓塞层级导线62A的端部接触栓塞层级电源轨68的侧壁。通孔90将栓塞层级电源轨68和M1 VDD电源轨84互连。图3还示出，通孔90形成在接触塞65和金属部件80之间，其中，接触塞与栅电极60A相连接(在图3中未示出，请参考图1)。在实施例中，在不同的工艺中形成接触塞65和通孔90，并且由此具有明显的分界面67。通孔90的材料可以与接触塞65、栓塞层级导线62A以及栓塞层级电源轨68和78的材料相同或不同。
图4示出图1中所示的结构的横截面图，其中，由图1中的平面交叉线4-4得到该截面图。可以在图1中找到图4、图5A和图5B中所示的部件的细节。如图4所示，可以形成多个通孔90用于互连栓塞层级电源轨68和M1 VDD电源轨84，并且互连栓塞层级电源轨78和M1 VSS电源轨86(图1)。图5A示出了图1中所示的结构的横截面图，其中，由图1的平面交叉线5A-5A得到该横截面图。示出了晶体管22的横截面图。图5B示出图1中所示的结构的横截面图，其中，由图1中的平面交叉线5B-5B得到该横截面图。图5B示出，接触塞65位于栅电极60A上方，并且接触塞65的底面可以接触到栅电极60A的顶面。通孔90进一步将接触塞65连接到金属层M1中的金属部件80。
图6示出了包括多个连接成行的标准单元20的示例性电路。标准单元20可以是反相器、NAND栅极、多路复用器、触发器、等等的不同组合。尽管图6中的单元20示出为具有相同的宽度W，但实际上单元20的宽度可以相互不同。为简单起见，省略了标准单元20中的细节。另外，与栓塞层级电源轨68和78连接的栓塞层级导线62A和64A也被省略，然而在本文中将形成上述导线。在图6所示的示例性实施例中，行1中的单元20与行2中的单元20相邻，并且行2中的单元20与行3中的单元20相邻。行1和行2中的单元20中的栓塞层级VSS电源轨78被合并，从而形成由行1和行2中的单元20共享的长VSS电源轨。行2和行3中的单元20中的栓塞层级VDD电源轨68被合并，从而形成由行2和行3中的单元20共享的长VDD电源轨。栓塞层级VDD电源轨68和栓塞层级VSS电源轨78中的每一个都横跨两行单元的界面。
通过使用实施例，栓塞层级电源轨68和78具有向单元提供电源的功能。由于栓塞层级电源轨68和78分别与上方的M1VDD电源轨84和VSS电源轨86穿过通孔90相连接，所以栓塞层级电源轨68和78以及M1电源轨84和86可以共享电源电流。因此，可以向单元供应较大的电流。另外，由于栓塞层级电源轨68和78在与接触塞相同的级上形成，因此，一些在用于形成电源轨的底部金属层M1和金属层M2(该金属层直接处在金属层M1上)中的芯片区域可以被解放(release)并且被信号线使用。由此增强了布置信号线的布线能力。另外，由于M1电源轨84和86不必直接延伸到单元的有源区域(诸如源极)上方，所以不需要M1电源轨的点动器(jog)，并且消除了用于形成点动器的工艺问题。
根据实施例，一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。
根据其他实施例，单元，包括：第一边界、第二边界、第三边界和第四边界，其中，第一边界和第二边界相互平行，并且其中，第三边界和第四边界相互平行，并且垂直于第一边界和第二边界；栓塞层级VDD电源轨，延伸至第一边界、第二边界和第三边界；栓塞层级VSS电源轨，延伸至第一边界、第二边界和第四边界；M1 VDD电源轨，延伸至第一边界、第二边界和第三边界，其中，M1 VDD电源轨位于底部金属层中，并且直接位于栓塞层级VDD电源轨上方；以及M1 VSS电源轨，轨延伸至第一边界、第二边界和第四边界，其中，M1 VSS电源轨位于底部金属层中，并且直接位于栓塞层级VSS电源轨上方。
根据另外的其他实施例，一种电路，包括：第一行单元；第二行单元，第二行单元与第一行单元相邻；栓塞层级电源轨，沿着第一行和第二行的界面延伸，其中，栓塞层级电源轨包括延伸到第一行单元和第二行单元的每个单元中的部分；M1电源轨，沿着第一行和第二行的界面延伸，其中，M1电源轨包括延伸到第一行单元和第二行单元的每个单元中的部分，并且其中，M1电源轨位于底部金属层中，底部金属层直接位于栓塞层级电源轨上方；以及多个通孔，将栓塞层级电源轨和M1电源轨相连接。
尽管已经详细地描述了实施例及其优势，但应该理解，在此可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员容易理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且各个权利要求和实施例的组合在本发明的范围内。

Claims (19)

1.一种电路，包括：
半导体衬底；
底部金属层，位于所述半导体衬底的上方，其中，在所述半导体衬底和所述底部金属层之间没有附加的金属层；
单元，包括位于所述底部金属层下方的栓塞层级电源轨；以及
M1电源轨，位于所述单元和所述底部金属层中，其中，所述M1电源轨穿过通孔与所述栓塞层级电源轨电连接，并且其中，所述M1电源轨延伸至所述单元的三个边界。
2.根据权利要求1所述的电路，其中，所述栓塞层级电源轨延伸至所述单元的三个边界。
3.根据权利要求2所述的电路，进一步包括：附加的栓塞层级电源轨，延伸至所述单元的三个边界，其中，所述附加的栓塞层级电源轨和所述栓塞层级电源轨分别是VDD电源轨和VSS电源轨。
4.根据权利要求1所述的电路，进一步包括：多个标准单元，形成为行，其中，所述栓塞层级电源轨是延伸到所述多个标准单元中的电源轨的一部分。
5.根据权利要求4所述的电路，进一步包括：多个栅电极，位于所述多个标准单元中，并且具有均匀的间距，其中，所述多个栅电极相互平行，并且其中，所述多个栅电极的纵向方向垂直于所述栓塞层级电源轨的纵向方向。
6.根据权利要求1所述的电路，进一步包括：晶体管，所述晶体管包括：
栅电极；
接触塞，位于所述栅电极和所述底部金属层中的金属部件之间，并且将所述栅电极和所述底部金属层中的金属部件互连；以及
栓塞层级导线，将所述晶体管的源极/漏极区域与所述栓塞层级电源轨相连接，其中，所述栓塞层级导线的顶面与所述栓塞层级电源轨的顶面齐平。
7.根据权利要求6所述的电路，进一步包括：通孔，位于所述接触塞和所述底部金属层中的金属部件之间，并且将所述接触塞和所述底部金属层中的金属部件互连。
8.一种电路，所述电路包括：
单元，包括：
第一边界、第二边界、第三边界和第四边界，其中，所述第一边界和所述第二边界相互平行，并且其中，所述第三边界和所述第四边界相互平行，并且垂直于所述第一边界和所述第二边界；
栓塞层级VDD电源轨，延伸至所述第一边界、所述第二边界和所述第三边界；
栓塞层级VSS电源轨，延伸至所述第一边界、所述第二边界和所述第四边界；
M1VDD电源轨，延伸至所述第一边界、所述第二边界和所述第三边界，其中，所述M1VDD电源轨位于底部金属层中，并且直接位于所述栓塞层级VDD电源轨上方；以及
M1VSS电源轨，轨延伸至所述第一边界、所述第二边界和所述第四边界，其中，所述M1VSS电源轨位于底部金属层中，并且直接位于所述栓塞层级VSS电源轨上方。
9.根据权利要求8所述的电路，进一步包括：
第一通孔，位于所述栓塞层级VDD电源轨和所述M1VDD电源轨之间，并且将所述栓塞层级VDD电源轨和所述M1VDD电源轨互连；以及
第二通孔，位于所述栓塞层级VSS电源轨和所述M1VSS电源轨之间，并且将所述栓塞层级VSS电源轨和所述M1VSS电源轨互连。
10.根据权利要求8所述的电路，进一步包括：晶体管，位于所述单元中，其中，所述栓塞层级VDD电源轨的底面和所述栓塞层级VSS电源轨的底面与所述晶体管的栅电极的顶面齐平。
11.根据权利要求10所述的电路，进一步包括：栓塞层级导线，将所述晶体管的源极/漏极区域与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个相连接，其中，所述栓塞层级导线的顶面与所述栓塞层级VDD导电轨和所述栓塞层级VSS导电轨的顶面齐平。
12.根据权利要求11所述的电路，其中，所述栓塞层级导线包括接触所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个的端部。
13.根据权利要求11所述的电路，其中，所述栓塞层级导线以及所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个形成连续区域。
14.根据权利要求8所述的电路，进一步包括：栅电极，位于所述单元中，并且具有与所述第一边界和所述第二边界平行的纵向方向，其中，所述栅电极被布置在所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨之间，并且与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨间隔开。
15.一种电路，包括：
第一行单元；
第二行单元，所述第二行单元与所述第一行单元相邻；
栓塞层级电源轨，沿着所述第一行单元和所述第二行单元的界面延伸，其中，所述栓塞层级电源轨包括延伸到所述第一行单元和所述第二行单元的每个单元中的部分；
M1电源轨，沿着所述第一行单元和所述第二行单元的界面延伸，其中，所述M1电源轨包括延伸到所述第一行单元和所述第二行单元的每个单元中的部分，并且其中，M1电源轨位于底部金属层中，所述M1电源轨直接位于栓塞层级电源轨上方；以及
多个通孔，将所述栓塞层级电源轨和所述M1电源轨相连接。
16.根据权利要求15所述的电路，其中，所述栓塞层级电源轨和所述M1电源轨是VDD电源轨。
17.根据权利要求15所述的电路，其中，所述栓塞层级电源轨和所述M1电源轨是VSS电源轨。
18.根据权利要求15所述的电路，进一步包括：
半导体衬底；以及
晶体管，位于所述第一行单元中的单元中，所述晶体管包括：
栅电极，位于所述半导体衬底上方；
源极区域，延伸到所述半导体衬底中；以及
栓塞层级导线，将所述源极区域与所述栓塞层级电源轨电连接，其中，所述栓塞层级导线的顶面与所述栓塞层级电源轨的顶面齐平。
19.根据权利要求18所述的电路，其中，所述栓塞层级电源轨的至少一部分位于栅电极上方。
CN201210016630.9A 2011-05-02 2012-01-18 在底部金属层下方带有电源轨的集成电路布局 Active CN102769015B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/098,925 US8507957B2 (en) 2011-05-02 2011-05-02 Integrated circuit layouts with power rails under bottom metal layer
US13/098,925 2011-05-02

Publications (2)

Publication Number Publication Date
CN102769015A CN102769015A (zh) 2012-11-07
CN102769015B true CN102769015B (zh) 2015-02-18

Family

ID=47089667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210016630.9A Active CN102769015B (zh) 2011-05-02 2012-01-18 在底部金属层下方带有电源轨的集成电路布局

Country Status (2)

Country Link
US (1) US8507957B2 (zh)
CN (1) CN102769015B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102870207A (zh) 2010-10-26 2013-01-09 松下电器产业株式会社 半导体装置
KR20130044656A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US20140040847A1 (en) * 2012-08-01 2014-02-06 Lsi Corporation System and method for generating physical deterministic boundary interconnect features for dual patterning technologies
KR102161736B1 (ko) 2014-08-13 2020-10-05 삼성전자주식회사 시스템 온 칩, 시스템 온 칩을 포함하는 전자 장치 및 시스템 온 칩의 설계 방법
US9496179B2 (en) 2014-08-25 2016-11-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices
US9991158B2 (en) * 2014-09-12 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout of semiconductor device, and method of manufacturing semiconductor device
US9673145B2 (en) * 2015-05-07 2017-06-06 United Microelectronics Corp. Semiconductor integrated circuit layout structure
US9653346B2 (en) 2015-05-07 2017-05-16 United Microelectronics Corp. Integrated FinFET structure having a contact plug pitch larger than fin and first metal pitch
KR102349417B1 (ko) * 2015-07-16 2022-01-10 삼성전자 주식회사 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
KR102366975B1 (ko) 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
US9865544B2 (en) 2015-10-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device layout having a power rail
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10510688B2 (en) 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
US9570395B1 (en) * 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
US9911697B2 (en) 2016-05-02 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Power strap structure for high performance and low current density
US9812396B1 (en) * 2016-06-07 2017-11-07 Globalfoundries Inc. Interconnect structure for semiconductor devices with multiple power rails and redundancy
US9985014B2 (en) * 2016-09-15 2018-05-29 Qualcomm Incorporated Minimum track standard cell circuits for reduced area
US10380315B2 (en) * 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10283526B2 (en) * 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
US10784198B2 (en) 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
US10811357B2 (en) 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11094594B2 (en) 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US10886224B2 (en) 2019-05-22 2021-01-05 Samsung Electronics Co., Ltd. Power distribution network using buried power rail
TWI733171B (zh) * 2019-08-23 2021-07-11 智原科技股份有限公司 積體電路
TWI722616B (zh) * 2019-10-23 2021-03-21 瑞昱半導體股份有限公司 電源軌設計方法、裝置及其非暫態電腦可讀取媒體
US11309311B2 (en) * 2020-02-11 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of resistance and capacitance reduction to circuit output nodes
KR20210138995A (ko) 2020-05-13 2021-11-22 삼성전자주식회사 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법
US11817392B2 (en) 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11444073B2 (en) 2020-10-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Power distribution network
US11658119B2 (en) * 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection
US11521927B2 (en) 2020-11-10 2022-12-06 International Business Machines Corporation Buried power rail for scaled vertical transport field effect transistor
US20230087690A1 (en) * 2021-09-20 2023-03-23 International Business Machines Corporation Semiconductor structures with power rail disposed under active gate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929469A (en) * 1996-12-25 1999-07-27 Kabushiki Kaisha Toshiba Contact holes of a different pitch in an application specific integrated circuit
US20070300202A1 (en) * 2006-06-23 2007-12-27 Oki Electric Industry Co., Ltd. Compact standard cell
US20080169487A1 (en) * 2007-01-11 2008-07-17 Hiroyuki Shimbo Layout structure of semiconductor integrated circuit
US20090315079A1 (en) * 2008-06-23 2009-12-24 Li-Chun Tien Layout Architecture for Improving Circuit Performance

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838713B1 (en) * 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
US6839882B2 (en) * 2001-06-01 2005-01-04 Virtual Silicon Technology, Inc. Method and apparatus for design of integrated circuits
JP4036688B2 (ja) * 2002-06-18 2008-01-23 松下電器産業株式会社 自動配置配線用スタンダードセルライブラリ及び半導体集積装置
JP2007103607A (ja) * 2005-10-03 2007-04-19 Matsushita Electric Ind Co Ltd スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ
US8247846B2 (en) * 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
US7989849B2 (en) * 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
KR101394145B1 (ko) * 2008-02-26 2014-05-16 삼성전자주식회사 스탠다드 셀 라이브러리 및 집적 회로
US20100006912A1 (en) * 2008-07-14 2010-01-14 Honeywell International Inc. Planar Metal-Insulator-Metal Circuit Element and Method for Planar Integration of Same
US7760578B2 (en) * 2008-10-20 2010-07-20 Lsi Logic Corporation Enhanced power distribution in an integrated circuit
US8314635B2 (en) * 2009-01-22 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming programmable transistor array comprising basic transistor units
US8504972B2 (en) * 2009-04-15 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells having flexible layout architecture/boundaries

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929469A (en) * 1996-12-25 1999-07-27 Kabushiki Kaisha Toshiba Contact holes of a different pitch in an application specific integrated circuit
US20070300202A1 (en) * 2006-06-23 2007-12-27 Oki Electric Industry Co., Ltd. Compact standard cell
US20080169487A1 (en) * 2007-01-11 2008-07-17 Hiroyuki Shimbo Layout structure of semiconductor integrated circuit
US20090315079A1 (en) * 2008-06-23 2009-12-24 Li-Chun Tien Layout Architecture for Improving Circuit Performance

Also Published As

Publication number Publication date
CN102769015A (zh) 2012-11-07
US8507957B2 (en) 2013-08-13
US20120280287A1 (en) 2012-11-08

Similar Documents

Publication Publication Date Title
CN102769015B (zh) 在底部金属层下方带有电源轨的集成电路布局
US10734374B2 (en) Semiconductor device
KR100477042B1 (ko) 반도체 집적 회로 및 스탠더드 셀 배치 설계 방법
JP5322441B2 (ja) 半導体装置のレイアウト構造
KR101690170B1 (ko) 커스텀 집적 회로
JP7415176B2 (ja) 半導体集積回路装置
US20120211840A1 (en) Semiconductor integrated circuit device
JP2008182058A (ja) 半導体装置および半導体装置形成方法
KR102502870B1 (ko) 표준 셀 블록용 파워 레일
CN102820280A (zh) 用于集成电路的非分层式金属层
CN102810474A (zh) 用于提高层间电介质中的金属图案的密度的器件制造方法
TWI502702B (zh) 半導體裝置
US20180323148A1 (en) Semiconductor device and io-cell
US4947229A (en) Semiconductor integrated circuit
JP2010141047A (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
US11961802B2 (en) Power-tap pass-through to connect a buried power rail to front-side power distribution network
US20190333853A1 (en) Structure and method for flexible power staple insertion
US7392497B2 (en) Regular routing for deep sub-micron chip design
KR19980086487A (ko) 반도체 집적 회로 장치
JP2011199034A (ja) 半導体装置
JPWO2019142333A1 (ja) 半導体集積回路装置
TWI569376B (zh) 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體單元佈局結構
US20130056803A1 (en) Semiconductor device
JP6836137B2 (ja) 半導体装置及びそのレイアウト設計方法
US20240021621A1 (en) Integrated circuit structure with cells having asymmetric power rail

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant