CN102751193A - 金氧半导体半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种金氧半导体半导体装置及其制造方法，具有选择性形成的沟道区的金氧半导体(MOS)半导体装置及其制造方法。其中一方法包括形成掩模，该掩模定义覆盖在半导体衬底表面的栅极区。源极与漏极区形成在半导体衬底对准栅极区，而使用掩模作为掺杂掩模将增强掺杂子表面杂质区形成在半导体衬底。接着通过使用掩模作为栅极对准掩模形成栅极电压覆盖在半导体衬底对准栅极区。
Description
技术领域
本发明一般涉及半导体装置及其制造方法，尤其是涉及金氧半导体(MOS)半导体装置及制造具有选择性形成的沟道区的此种装置的方法。
背景技术
通过使用多个互连的场效应晶体管(FET)，也称为金氧半导体场效应晶体管(MOSFET)，或者简称金氧半导体(MOS)晶体管实施大多数现今集成电路(IC)。金氧半导体(MOS)晶体管包含栅极电极作为控制电极和形成在半导体衬底的空间分离的源极与漏极区，且其中可流动电流。施加在栅极电极的控制电压控制通过源极和漏极区间的沟道的电流流。
集成电路的制造面临许多竞争挑战。由于实施在集成电路(IC)的功能变得更加复杂，必须纳入越来越多的金氧半导体(MOS)晶体管在集成电路芯片上。除了朝向更复杂的集成电路的趋势，也有朝着更快的集成电路的趋势。也就是说，趋势是朝着减少集成电路的切换速度。
由于集成电路(IC)上晶体管数量的增加，有必要减少每个独立晶体管尺寸的大小且因此减少制造晶体管的组件的尺寸。降低金氧半导体(MOS)晶体管的尺寸需要减小源极和漏极区间的间距，但降低源极-漏极间距，会产生短沟道效应与作为穿通击穿(punch throughbreakdown)的问题。这些问题的一般解决方案，包括晕植入(halo implant)以与短沟道效应战斗以及穿通植入以增加沟道与衬底井(well)的掺杂(doping)以避免穿通。然而，这些解决方案，将导致其它问题。
连接电容(junction capacitance)，也就是，源极-衬底的连接处的电容，特别是漏极-衬底的连接处，在很大程度上在这些电容必须在切换操作期间充电或放电时决定IC的速度。通过在连接处任一侧上增加材料的杂质掺杂(impurity doping)以增加连接电容。典型的晕植入，阈值调整植入和穿通植入在衬底井与沟道增加杂质掺杂，且因此提高连接电容和不利地影响切换速度。
一种考虑降低杂质掺杂在衬底井上的做法，通过增加穿通植入量并更深的在沟道区放置植入以减少连接电容。然而，在传统的MOS过程，阈值调整和穿通植入引进于晶体管的整个主动区，包括沟道区和源极和漏极区。因此，更深的在沟道区放置穿通植入有效地放置其于源极和漏极区下，因此增加，并非减少连接电容。因而此种做法不是一个可行的解决方案。
除了连接电容的问题，在源极/漏极延伸区下增加的掺杂浓度造成增加的带-带泄漏电流(band-band leakage current)(也称为栅极诱导漏极泄漏(Gate induced Drain Leakage)或GIDL)。该泄漏电流建立底板(floor)，泄漏电流不能减少低于该底板，因此建立静态功耗量的技术和在其技术上建立的装置。为了降低泄漏电流，已改善装置的短沟道的特点而不增加源极/漏极延伸区下的穿通或晕掺杂。
因此，需要提供用于制造集成电路的方法，该集成电路具有集成电路的MOS晶体管的减少的源极-漏极间距，而不会不利地影响IC的切换速度。此外，想要提供一个MOS晶体管能够用于实施集成电路所需的切换速度。另外，想要提供一个MOS晶体管和制造该晶体管的方法，该晶体管具有最小晕或源极漏极掺杂、低连接电容与低带对带的泄漏电流的良好的短沟道控制。此外，从后续说明书内容与附加的权利要求，伴随图式与前述技术领域及现有技术，本发明的其它想要的特征与特点将变得明显。
发明内容
根据一实施例，提供一种制造MOS装置的方法，包括：沉积覆盖在半导体衬底的表面的虚拟栅极材料(dummy gate material)层，与图案化该虚拟栅极材料以形成虚拟栅极。植入空间分离的(spaced apart)源极与漏极区对准该虚拟栅极，且沉积覆盖在该半导体衬底与该虚拟栅极的间隙填充材料(gap fill material)。去除该间隙填充材料的部分，以外露该虚拟栅极的上表面，且去除该虚拟栅极，以形成延伸穿过该间隙填充材料的凹部(recess)。植入传导性测定的离子穿过该凹部，并进入该半导体衬底，以形成在该空间分离的源极与漏极区间的杂质掺杂的沟道区。外露覆盖在该杂质掺杂沟道的该半导体衬底的表面的部分，以及形成覆盖在该表面的部分的栅极绝缘体与栅极电极。
根据另一实施例，提供一种制造MOS装置的方法，包括：形成掩模，该掩模定义覆盖半导体衬底的表面的栅极区。在该半导体衬底对准该栅极区形成源极与漏极区，且使用该掩模作为掺杂掩模在该半导体衬底形成增强掺杂子表面的杂质区。接着通过使用该掩模作为栅极对准掩模形成覆盖在该半导体衬底对准该栅极区的栅极电极。
根据又一实施例，提供一种MOS装置，包括：覆盖在半导体衬底的栅极电极，具有形成在该半导体衬底中且对准该栅极电极的空间分离的源极与漏极区。在该栅极电极下且空间分离该源极与漏极区的杂质掺杂的沟道区。
附图说明
以下将结合图式描述本发明，其中，相似符号标示相似组件，且其中：
图1图形地描绘发现在现有MOS装置的栅极电极下的井或衬底区的杂质掺杂；以及
图2至图10以剖面图说明根据各种实施例的MOS集成电路装置的部分与其制造方法。
主要组件符号说明
30 垂直轴
32 水平轴
34 图形线
36 值
38、40 峰值
42 位置
44 掺杂浓度
50 集成电路装置
60 半导体衬底
62 表面
64 隔离区
66 井区
68 埋层
70 绝缘层
72 虚拟栅极材料层
74 虚拟栅极
76 源极与漏极延伸区
78 侧壁间隔件
80 深源极与漏极区
82 间隙填充材料层
84、86 上表面
88 凹部
90 衬底表面区
91 沟道区
92 栅极绝缘体层
94 栅极电极材料
96 栅极电极。
具体实施方式
以下详细说明本质上仅仅是示范，并未意图限制本发明或说明书和本发明的使用。此外，没有意图通过前面的技术领域，背景技术，发明内容或以下详细描述呈现的任何表达或暗示的理论约束本发明。
图1图形地描绘发现在现有MOS装置中栅极电极下井或衬底区中的杂质掺杂且说明此种现有结构伴随的问题。垂直轴30表示井区(wellregion)中的杂质掺杂浓度，而水平轴32表示远离衬底表面增加的距离。图形线34说明杂质掺杂浓度从衬底表面的值36增加至接近子表面(sub-surface)位置的峰值(peak value)38。该峰值38表示由阈值调整离子植入导致的杂质掺杂浓度。进一步进入井区，杂质掺杂浓度从峰值38下降，且接着再增加至新的峰值40，该峰值表示设计以与穿通条件(穿通植入)战斗的离子植入导致的杂质掺杂浓度。穿通离子植入的峰值40发现在位置42对应源极和漏极区的连接深度(Xj)。接着，位于对应源极/漏极连接深度的穿通植入位于关于增加的连接电容最不确定的深度。降低杂质掺杂浓度于穿通离子植入浓度下至正常井杂质掺杂浓度44以下，接着如果在井下使用埋层(buried layer)可再增加如46所示。有时使用埋层，特别是在CMOS电路，以防止闩锁(latch-up)。
图2至图10以剖面图说明MOS集成电路装置50的部分和其制造的避免如上述的杂质掺杂分布的问题的各种实施例。所说明的IC装置50的部分是单一MOS晶体管。依照将要描述的各种实施例，单一晶体管可以是n沟道MOS晶体管或p沟道晶体管，但仅为了说明目的，本发明将对n沟道MOS晶体管说明。完整的IC可以包括n沟道晶体管，p沟道晶体管，或者可为包括这两种类型的CMOS IC。而在所述的实施例可应用在任何或所有IC的晶体管。
MOS晶体管的制造的各种步骤是众所周知的，所以，为了简洁说明，许多现有的步骤将仅在此简短提及或整体地省略而不提供众所周知的细节。虽然名词“MOS装置”适当地指装置具有金属栅极电极和氧化栅极绝缘体，然而该名词将被用于任何半导体装置，其包括传导性栅极电极(不论是金属或其它导电材料)其位在栅极绝缘体(不论是氧化物或其它绝缘体)上方，其依序是位在半导体衬底上方。
如图2所示，通过提供具有表面62的半导体衬底60，开始依据一个实施例说明制造IC装置50的方法。该半导体衬底可以是硅，掺锗的硅，或其它常用在半导体业的半导体材料。隔离区(isolationregion)64，如浅沟隔离(shallow trench isolation，S TI)，形成于半导体衬底，而从表面延伸到衬底，且有助于定义井区66。隔离区64于形成在井区66中的装置和形成在邻近井区的装置间提供电极隔离。虽然不在所有IC使用，埋层68可能形成于井区下。对于n沟道MOS晶体管，井区是掺杂p型的杂质。按照一实施例，起始半导体衬底是轻微的掺杂p型晶圆(wafer)的杂质，其中，通过离子植入而形成适当的杂质掺杂浓度的p型井区。虽然没有说明，类似的n型井区可通过离子植入形成以适应p沟道晶体管。在交替的实施例中，该井区66可通过外延生长半导体材料层覆盖埋层68和掺杂井区自埋层向外扩散而形成。可以使用一个或多个离子植入，如果有必要，以定制(tailor)该井区66的杂质掺杂浓度。
根据一个实施例中，如图3所示，通过在表面62上形成薄的绝缘层70而继续制造半导体装置的方法。一个虚拟栅极材料层72，如多晶硅层，沉积在薄的绝缘层上方。
如图4所示，通过图案化虚拟栅极材料层以形成虚拟栅极74而继续该方法。例如可通过反应式离子蚀刻(reactive ion etching，RIE)而可由传统的光刻图案化(photolithographic patterining)和各向异性刻蚀(anisotropic etching)而形成虚拟栅极。按照一个实施例，通过离子植入n型导电性测定离子，例如砷离子，使用虚拟栅极作为离子植入掩模进入井区的表面而形成源极和漏极延伸区76。因此源极和漏极延伸区自我对准虚拟栅极。
按照一实施例，如图5所示，侧壁间隔件78形成在该虚拟栅极74的边缘上。例如通过沉积电介质材料层，如氧化物或氮化物，覆盖在虚拟栅极而可形成侧壁间隔件一。电介质材料各向异性蚀刻与各向异性蚀刻继续蚀刻薄的绝缘层70外露的部分。通过离子植入n型导电性测定离子的，例如砷或磷离子使用虚拟栅极与侧壁间隔件作为离子植入掩模进入井区66的表面而形成深源极和漏极区80。因此，深源极和漏极区自我对准侧壁间隔件和亦自我对准与空间分离虚拟栅极。例如通过快速热退火(rapid thermal anneal，RTA)，热退火装置结构以激活植入的源极和漏极植入离子。
沉积间隙填充材料层82覆盖该虚拟栅极74和该衬底60的表面62。间隙填充材料层可以，例如，电介质材料层且应为不同于虚拟栅极材料的材料，例如通过化学机械平坦化(CMP)，平坦化间隙填充材料层，以提供平的上表面84至间隙填充材料层与外露该虚拟栅极74的的上表面86，如图6所示。
虽然只针对n沟道MOS晶体管的制造说明各种实施例，本领域的技术人员将了解，上述说明的源极与漏极杂质掺杂的步骤过程已被实现，掩模材料层可用于覆盖与保护可在想要IC部分的p沟道装置。接着，n型源极与漏极区已完成，其可去除掩模层且另一掩模层用于覆盖与保护n沟道装置。可以相似于上述n沟道装置的方式处理p沟道装置，其在杂质掺杂类型有明显改变。在各装置类型植入或两装置类型接收源极与漏极植入后，激活离子植入的热退火可被实现。
在处理p沟道装置期间去除可被置放在n沟道装置上方的任何保护掩模层后，根据一实施例的方法继续，如图7所示。去除该虚拟栅极74以形成凹部88延伸通过该间隙填充材料层82。通过湿蚀刻或等离子蚀刻，其使用蚀刻化学蚀刻虚拟栅极材料优先于间隙填充材料，可蚀刻虚拟栅极。
按照制作半导体装置的方法的实施例，执行局部穿通和阈值调整离子植入。导电性测定离子植入通过该凹部88与使用间隙填充材料层与侧壁间隔件作为植入掩模进入井区66的局部子表面区90，如图8所示。离子植入选择以增加区90中的该井区66中的导电性。对于描述的n沟道MOS晶体管，选择p型掺杂离子。植入离子可以例如是硼离子。植入离子的能量可以选择以调整在表面62下任何想要深度的植入分布峰值的范围。例如，植入的离子分布的峰值可设在低于表面25至50纳米(nm)的深度。因为通过去除该虚拟栅极74形成离子植入通过该凹部88，局部子表面区90自我对准虚拟栅极原有的位置与选择单独位于沟道区91。此外，因为源极与漏极区(76与80)对准虚拟栅极，局部子表面区90自我对准源极与漏极区与空间分离这些区。局部子表面区90空间分离在源极和该漏极延伸区76下且从深源极和该漏极区80横向空间分离。在大部分用于制造装置50的热处理步骤已完成后，如源极和漏极植入退火，将会有一些在区90中离子植入的后续热扩散。
虽然没有图式说明，按照另一实施例，局部子表面区90也可以形成如下。如图7所示形成该凹部88后，该间隙填充材料82和侧壁间隔件用于蚀刻掩模以第一去除薄的该绝缘层70的外露部分与接着蚀刻浅凹部进入该半导体衬底60的表面。可蚀刻该浅凹部例如深度大约25nm。该区90可以通过低能量离子植入植入在的浅凹部的表面。在植入区90后，通过选择外延生长的过程至埋区90与实质上恢复该半导体衬底60的表面，硅未掺杂层外延生长在该半导体衬底60表面的凹部。可以在低的温度进行选择性外延生长，以便不实质上重新分配热扩散的离子植入。选择性外延生长是一个过程，为本领域技术人员众所周知，其中，调整外延生长的条件，导致外延生长只会发生在外露的晶体材料，在此情况下仅形成在半导体衬底60的凹部。
不论子表面区90形成的方式，因为增加的杂质掺杂在该局部子表面区90不直接紧靠源极或漏极区，该局部子表面区90不增加源极-衬底与漏极-衬底电容，因此也不降低装置的切换速度与不增加带-带泄漏。作为定位，但是，增加杂质掺杂的局部子表面区有效的减少短沟道影响与穿通相关的问题而不增加晕或源极漏极的掺杂。
在沟道区形成该局部子表面区90后，在该凹部88底部的井区表面蚀刻和清洗。如图9所示，栅极绝缘体层92形成井区66的表面62上在该凹部88的底部处。由沉积层或栅极电极材料层94以覆盖栅极绝缘体层。按照一个实施例，栅极绝缘体层是或包括高介电常数(高k)绝缘体。栅极绝缘体92可以是，例如，热生长的二氧化硅层，或许掺有氮，覆盖氧化铪或其它高k介质材料层。复合的栅极绝缘体是一种高k绝缘体，因为其具有介电常数大于单独为二氧化硅电介质常数。栅极电极材料可以是，例如，覆盖多晶硅层的金属层。可以是本领域技术人员众所周知的选择金属层，以影响所制造的MOS装置的适当的阈值电压。按照交替的实施例，该栅极绝缘体层92可以是，例如，热生长的二氧化硅层和该栅极电极材料94可以是多晶硅或非晶硅层。
在沉积该栅极电极材料94后，装置结构例如由CMP平坦化，以去除多余覆盖在该间隙填充材料层82的栅极电极材料，如图10所示。平坦化完成位在覆盖该沟道区91和该局部子表面区90的闸极电极96的形成。
如果正在制造CMOS装置，局部子表面区的杂质掺杂n型掺杂离子可以类似于形成n沟道装置的区域90的方式，形成在p沟道装置的沟道。以类似於n沟道装置作适当修改的方式形成p沟道装置的栅极介电质栅极电极，设定不同的装置类型的阈值电压。相比于n沟道装置，不同的金属将可能被选择用于p沟道装置的栅极电极材料。
本领域的技术人员将了解，装置50可以通过现有的中间线和后端线处理步骤完成。而这些处理步骤可能包括，例如，在间隙填充材料层蚀刻接触开口，以外露源极和漏极区的表面积，形成硅化物和/或金属接触点延伸进入接触开口至表面积，形成导电装置互连，沉积夹层电介质等等。
已在上述详细说明中呈现至少有一个示范的实施例，应了解存在许多变化。也应了解示范的实施例仅为范例，并且未意图以任何方式限制本发明的范围、适用性，或组态。相反，上述详细说明将提供本领域技术人员便捷的路线图以实施示范的实施例。应了解在不脱离如所附权利要求书与其法律等效物所提出的本发明的范围，可进行各种组件的尺寸、空间、掺杂的改变。
Claims (20)
1.一种制造金氧半导体装置的方法，包括：
沉积覆盖在半导体衬底的表面的虚拟栅极材料层，与图案化该虚拟栅极材料以形成虚拟栅极；
植入空间分离的源极与漏极区对准该虚拟栅极；
沉积覆盖在该半导体衬底与该虚拟栅极的间隙填充材料；
去除该间隙填充材料的部分，以外露该虚拟栅极的上表面；
去除该虚拟栅极，以形成延伸穿过该间隙填充材料的凹部；
植入传导性测定的离子穿过该凹部，并进入该半导体衬底，以形成在该空间分离的源极与漏极区间的杂质掺杂的沟道区；
外露覆盖在该杂质掺杂沟道的该半导体衬底的表面的部分；以及
形成覆盖在该表面的部分的栅极绝缘体与栅极电极。
2.根据权利要求1所述的方法，其中，沉积虚拟栅极材料层包括沉积多晶硅层。
3.根据权利要求1所述的方法，进一步包括在该虚拟栅极上形成侧壁间隔件。
4.根据权利要求3所述的方法，其中，植入空间分离的源极与漏极区，包括：
植入源极与栅极延伸区对准该虚拟栅极的；以及
植入深源极与漏极区对准该侧壁间隔件。
5.根据权利要求1所述的方法，其中，沉积间隙填充材料包括沉积介电质材料，且其中，去除该间隙填充材料的部分包括化学机械平坦化。
6.根据权利要求1所述的方法，其中，植入传导性测定的离子包括以峰值掺杂浓度植入离子进入该半导体衬底在该表面下25nm至50nm间。
7.根据权利要求6所述的方法，其中，植入传导性测定的离子包括植入离子类型，以局部增加该衬底的传导性。
8.根据权利要求1所述的方法，其中，形成栅极绝缘体与栅极电极包括沉积高介电质固定绝缘体材料与覆盖的金属层。
9.根据权利要求8所述的方法，进一步包括该覆盖的金属层受制于化学机械平坦化。
10.一种制造金氧半导体装置的方法，包括：
形成掩模，该掩模定义覆盖半导体衬底的表面的栅极区；
在该半导体衬底对准该栅极区形成源极与漏极区；
使用该掩模作为掺杂掩模在该半导体衬底形成增强掺杂子表面的杂质区；以及
使用该掩模作为栅极对准掩模形成覆盖在该半导体衬底与对准该栅极区的栅极电极。
11.根据权利要求10所述的方法，其中，形成掩模包括：
沉积虚拟栅极材料层；
图案化该虚拟栅极材料层；
在该虚拟栅极材料的图案化层上形成侧壁间隔件；
沉积覆盖在该虚拟栅极材料的图案化层的间隙填充材料层；
去除该间隙填充材料的部分，以外露该虚拟栅极材料的图案化层的上部分；以及
去除该虚拟栅极材料的图案化层。
12.根据权利要求11所述的方法，其中，形成源极与漏极区包括形成第一区对准该虚拟栅极材料的图案化层，且形成第二区对准该侧壁间隔件。
13.根据权利要求10所述的方法，其中，形成增强掺杂子表面杂质区包括植入选定的传导性测定离子以增加使用该掩模作为离子植入掩模的该子表面杂质区的传导性。
14.根据权利要求13所述的方法，其中，离子植入传导性测定离子包括植入离子具有选定的范围以置放该子表面杂质区的峰值浓度在该表面下25nm至50nm。
15.根据权利要求10所述的方法，其中，形成增强掺杂子表面杂质区包括；
使用该掩模作为蚀刻掩模蚀刻凹部进入该半导体衬底的表面；
使用该掩模作为掺杂掩模掺杂该半导体衬底在该凹部底部；以及
外延生长实质上未掺杂半导体材料层以填充该凹部。
16.根据权利要求15所述的方法，其中，掺杂该半导体材料的步骤包括使用该掩模作为离子植入掩模离子植入该半导体衬底。
17.根据权利要求10所述的方法，其中，形成栅极电极包括：
清除通过该掩模外露的该表面的部分；
沉积覆盖在该表面的栅极绝缘体材料层；
沉积覆盖在该栅极绝缘体材料层的栅极电极材料层；以及
去除覆盖在该掩模的栅极电极材料。
18.根据权利要求17所述的方法，其中，沉积栅极绝缘体材料层包括沉积高电介质固定绝缘体材料层，且其中，沉积栅极电极材料层包括沉积金属层。
19.根据权利要求10所述的方法，进一步包括使用该掩模作为蚀刻掩模蚀刻凹部进入该半导体衬底的表面以使该栅极区中的表面凹陷。
20.一种金氧半导体装置，包括：
覆盖在半导体衬底的栅极电极；
形成在该半导体衬底中且对准该栅极电极的空间分离的源极与漏极区；以及
在该栅极电极下且空间分离该源极与漏极区的杂质掺杂的沟道区。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN112038404A (zh) * | 2020-08-11 | 2020-12-04 | 上海华力集成电路制造有限公司 | 改善nmosfet热载流子效应的方法及nmosfet器件 |
Families Citing this family (7)
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| DE102016110588B4 (de) * | 2016-06-08 | 2020-08-13 | Infineon Technologies Ag | Halbleiterbauelement mit Isoliergraben und einer vergrabenen lateralen isolierenden Festkörperstruktur und ein Verfahren zu dessen Herstellung |
| EP3358626B1 (en) * | 2017-02-02 | 2022-07-20 | Nxp B.V. | Method of making a semiconductor switch device |
| US11508816B2 (en) * | 2021-03-04 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
| CN116031285B (zh) * | 2023-03-24 | 2023-08-18 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010009292A1 (en) * | 1999-12-03 | 2001-07-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20020142529A1 (en) * | 2001-03-29 | 2002-10-03 | Satoshi Matsuda | Semiconductor device comprising buried channel region and method for manufacturing the same |
| CN1375113A (zh) * | 1999-09-16 | 2002-10-16 | 松下电器产业株式会社 | 薄膜晶体管及其制造方法 |
Family Cites Families (1)
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|---|---|---|---|---|
| KR100372641B1 (ko) * | 2000-06-29 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1375113A (zh) * | 1999-09-16 | 2002-10-16 | 松下电器产业株式会社 | 薄膜晶体管及其制造方法 |
| US20010009292A1 (en) * | 1999-12-03 | 2001-07-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20020142529A1 (en) * | 2001-03-29 | 2002-10-03 | Satoshi Matsuda | Semiconductor device comprising buried channel region and method for manufacturing the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105576026A (zh) * | 2014-10-16 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制备方法 |
| CN105576026B (zh) * | 2014-10-16 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制备方法 |
| CN112038404A (zh) * | 2020-08-11 | 2020-12-04 | 上海华力集成电路制造有限公司 | 改善nmosfet热载流子效应的方法及nmosfet器件 |
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