CN102742157B - 采样率转换器的数据流控制机制 - Google Patents

Abstract

一种用于执行对以第一频率定时并以第二频率输出的输入数据流的采样率转换的采样率转换器，包括：用于对输入数据流进行上采样的电路(2)；用于对经上采样的输入数据流进行滤波的滤波器(3)；用于对经上采样及滤波的输入数据流进行内插的内插滤波器(4)；用于对经上采样、滤波及内抽的输入数据流进行存储的FIFO(5)，所述存储以所述第一频率执行，并且对所述FIFO的读取以所述第二频率执行，从而以第二对应速率来输出所存储数据；该采样率转换器的特征在于还包括：控制块(10)，所述控制块(10)包括用于生成所述第一频率的数控振荡器(NCO)，所述NCO的控制基于表示所述FIFO状态的信息以及表示数据调制和采样率比变化的信息。

Description

采样率转换器的数据流控制机制

技术领域

本发明涉及无线通信领域，并且尤其涉及采样率转换器的数据流控制机制。

背景技术

采样率转换器(SRC)在保持信号质量的同时将信号从输入采样率转换为输出采样率。

SRC的主要问题之一是数据流控制，其表示当以输入采样率使用SRC输入端具有的可用数量样本时以所需输出采样率在其输出端维持数据生成的能力。

采样率转换器的数据流控制机制调节采样率转换器的数据流，以使得采样率转换器总能够从其输入端处设定数量的样本而在其输出端提供所要求数量的样本。

典型地，采样率转换器从其输入端处设定数量的样本而不断在其输出端生成设定数量的样本。这个功能取决于在输入采样率与输出采样率之间的所设定的精确比值的可维持性。

典型的SRC问题在于，由于频率合成器的有限精度的原因，输出采样率与输入采样率之间的比值(采样率比)与SRC所支持的比值不同。在这种情况下，由于用于生成输出样本的输入样本不足(如果实际采样率高于SRC所支持的采样率的话)，或者由于输入样本太多而不能保存用于生成所要求数量的输出样本(如果实际采样率低于SRC所支持的采样率的话)，SRC将开始产生误差。

发明内容

本发明的一个目的是提供一种用于调节SRC数据流的方法。

本发明的另一个目的是，即使输出采样率源自于频率调制合成器，也保持SRC数据流。

本发明是关于数据流控制机制，该数据流控制机制调节SRC数据流以使得即使实际采样率比与预定义的采样率比不同，SRC也会通过动态调节其操作以适应实际采样率比而保持其功能性。

本发明的第二部分在于：如果调制信号和调制指数是已知的，则即使在输出采样率源自频率调制合成器的背景下，也保持SRC数据流。

这些目的通过如权利要求1中限定的采样率转换器来实现，该采样率转换器包括：

-用于对输入数据流进行上采样的电路；

-用于对经上采样的输入数据流进行滤波的滤波器；

-用于对经上采样及滤波的输入数据流进行内插的内插滤波器；

-用于存储经上采样、滤波及内插的输入数据流的FIFO，所述存储以所述第一频率执行，并且对所述FIFO的读取以所述第二频率执行，从而以第二对应率来输出所存储的数据。

采样率转换器还包括控制块，该控制块包括用于生成所述第一频率的数控振荡器(NCO)，所述NCO的控制基于表示所述FIFO状态的信息以及表示数据调制的信息。

在一个实施例中，表示数据调制的信息源自在预定时期期间对与调制信号对应的向量所经过的信号区数量的计数。

优选地，预定时期对应于待调制的50个符号的集合。

内插滤波器基于动态内插或静态内插。

优选地，采样率转换器基于与4X上采样结合的一阶线性内插滤波器。

本发明还实现了对以第一频率定时并以第二频率输出的输入数据流的采样率转换；所述方法包括以下步骤：

-对输入数据流进行上采样；

-对经上采样的输入数据流进行滤波；

-对经上采样及滤波的输入数据流进行内插；

-将经上采样、滤波及内抽的数据流存储至FIFO中，所述存储以所述第一频率执行，并且对所述FIFO的读取以所述第二频率执行，从而以第二对应速率来输出所存储数据；

该方法的特征在于其还包括：

-基于表示所述FIFO状态的信息以及表示数据调制的信息，控制用于生成所述第一频率的数控振荡器(NCO)。

在一个特定实施例中，表示数据调制的信息源自在预定时期期间对与调制信号对应的向量所经过的信号区数量的计数。

采样率转换器和用于执行采样率转换的方法尤其适于用于无线电信网络的用户设备的发射电路。

附图说明

通过结合附图阅读以下详细描述，能够最佳理解本发明的一个或多个实施例的其它特征。

图1示出配备有数据流控制机制的SRC。

图2a示出内插滤波器的传递函数。

图2b示出FIFO 5的读寄存器和写寄存器。

图3示出在一个实施例中使用的四相分解滤波器。

图4的概图示出NCO控制内插过程的方式，生成所需数量的输出样本以及这些样本的正确值。

图5示出可用于校正数据流控制块10的NCO的值的表格(见反馈控制输入)。

图6表示随采样率比(Fout受被选BT信道影响：Fout＝(2402+BT_Channel)MHz；Fin是24MHz)及调制信号行为(在本情况下其特征是在分析时期期间75个信号区进度)而变的理想Delta NCO参数(ΔNCO参数)的图示；见图1中的前馈控制输入。

具体实施方式

关于图1，示出了用于对输入数据流进行转换并在改变采样率时在不损坏数据完整性的情况下传送数据的采样率转换器的一个实施例，其中输入数据流由数据输入块1生成、以(由块7生成的)第一时钟CLK_IN进行采样。

SRC转换器尤其旨在用于无线电信网络的用户设备(例如移动电话)的发射器。

出于这个目的，输入数据被输入到块2中，该块2执行过采样，或者更具体而言使用预定因子X来对输入数据进行上采样。应当注意的是，上采样与所谓过采样的区别在于在经上采样的数据流中增加“0”。块2的输出连接至滤波块3的输入，并且随后连接至内插滤波器4，该插滤波器4用于提供经过过采样及内插的数据流。

如技术人员所知，采样率转换需要内插，并且需要依据原始数据集合而生成新的数据集合。基本上，内插滤波器4可基于两种机制：

1.动态内插，

2.静态内插。

动态内插机制基于针对每个内插样本对内插滤波器的传输特性进行调节。借此，可在原始采样频率位置处实现完美的凹口。信号映像(Fs_input附近)的衰减是采样率转换器的主要要求之一。当要求极大消除并且当禁止使用上采样(或上采样的等效方式)时，实施动态自调内插滤波器的复杂性使这个方法具有吸引力。

还可以使用静态内插机制，但是静态内插机制因为在重采样过程中原始信号的映像(Fs_input附近)会被混叠在有用信号顶部而受到限制。这个映像可以通过以下来衰减：

1.增加内插滤波器的阶数，

2.在采用特定阶数的内插之前增大过采样因子。

内插滤波器4可基于这两个机制中的一个或者甚至结合这两种技术，用于实现最佳实施方式的目的。

在一个实施例中，SRC基于与4X上采样结合的一阶线性内插滤波器。

优选使用一阶内插而非“0”阶内插(重采样)。实际上，如由下面表格证明的那样，为了实现原始采样频率映像(假设为500kHz的被采样信号)的70dB衰减，需要过采样率为1536，并且肯定不容易实现(该过采样比被称为用于500kHz信号的最小采样比，意为1MS/s)。

对于线性内插的类似分析得出以下数字：

从上面的数字显示，结合线性内插的2X上采样导致映像信号几乎80dB的衰减。

在一个特定实施例中，使用与4X上采样频率关联的多相滤波器。由于这个示例的原始OSR是24MS/s，所以4X上采样导致96MS/s的OSR。对线性内插固有的混叠分量(96MHz频率附近)实现的衰减超过91dB——在上面表格中应添加额外一行：

OSR＝96，在500kHz处衰减＝0.0007，在OSR(MHz)-500kHz处衰减＝91.2dB，在OSR(Mhz)+500kHz处衰减＝91.4dB。

用于去除24/48/72MHz映像的滤波器为：

[1 3 6 10 12 12 10 6 3 1]

为了说明，在图2a中示出这个滤波器的传递函数，该图2a示出映像衰减水平超过80dB：23.5MHz等于23.5/48＝0.48958。在这个频率下衰减是-62dB，因而总体滤波是36(DC传递电平)+62＝98dB。

由块4执行的线性内插过程产生源自4X上采样数据的新数据。内插的精度受内插样本相对于原始信号的相邻样本的位置进行量化的位数影响。

用于实现线性内插的位数被设置为18。通过这个设置，所经历的最大内插误差是144.44Hz，这意味着由内插生成的数据可在格栅上计算，该格栅与“想要的”格栅的最大差距是116Hz/-144Hz。这意味着如果SRC在从24MS/s(BT信道67)开始时期望输出38.578125MS/s，则将实际生成38.57800888MS/s，这意味着在一秒钟期间将生成116.12114给许多的样本。

这个效果引起“数据流”问题，该问题将由数据流控制块10处理，从而符合所要求的数据流速，该数据流速在前一示例中是38.578125MS/s的输出。

为了限制采样频率，内插滤波器的实现将基于四相分解，如图3中所示的那样，并且示出三个延迟块41、42、43，以及分别处理流入样本X(z)和该样本的每个延迟版本的四个单独块31-34。每个单独块31-34输出一个分量Y1(z)、Y2(Z)、Y3(Z)和Y4(Z)，这些分量可随后通过加法器40相加。

在一个特定实施例中，由于不需要实际相加，则加法器40可被省略。所需要的是在四个等时间间隔的输出Y1(z)...Y4(Z)之间的内插值。通过在数据流控制块10内的内部常数值NCO_CT控制的NCO(数控振荡器)，以驱动内插处理，该数据流控制块10选择：

1.在1输入频率周期内需要生成的(输出)样本的数量；

2.内插值所位于的分支(Y_x-Y_x-1)；

3.在分支内的实际位置。

如图1所示，图1的采样率转换器在包括数控振荡器的数据流控制块10的控制下定时钟。块10因而提供用于SRC的所有部件(包括上采样块2、滤波器3、内插滤波器4以及FIFO 5的写机构)的时钟***。为了实现这个，块10接收对FIFO 5的状态进行监视的控制信息，以及由块9生成的监视输出采样率与输入采样率的比和数据调制的信息。结果信息被存储到累加器(例如18位累加器)中，该累加器带有参数NCO_CO(NCO常数)以用于控制时钟的上升沿和下降沿。

图1实施例的特征尤其在于，使用以下两个不同的控制机制来对NCO振荡器进行控制：

1)反馈控制机制，其基于表示FIFO 5状态的信息；

2)前馈控制机制，其基于表示待发送数据的调制的信息以及表示输入采样率与输出采样率之间的比的信息；

1)反馈控制机制

所谓的反馈控制机制基于在SRC支持的数据流与实际数据流之间的差值的测量。反馈控制机制基于对FIFO状态标识符的监视，FIFO状态标识符是测量SRC支持的数据流与SRC实际数据流之间的差值的手段。如果实际数据流比支持的数据流高，则FIFO将被掏空，这是因为从FIFO取出样本的速度高于产生新样本进入FIFO中的速度。FIFO状态标识符会将此通知给数据流控制块10，该数据流控制块10将加速生成输出样本的处理。如果实际数据流比支持的数据流低，则相反情况将发生。

如果例如考虑BT信道0，则SRC的输入采样频率是24MHz。这意味着输出采样频率是2402MHz*2.5/20/8＝37.53125MHz。

要被累加的NCO_CT(NCO常数)被设为ROUND(2^18*24/37.53125)＝167632。

由于取整函数，所以支持的输出速率将为24MHz*167632/(2*18)＝37.5313544MHz，因而比所要求的小-104.395Hz。

图4的时序图示出NCO控制SRC的方式的总体概览。

FIFO块5包括8个寄存器并且如下所述来监视该FIFO块5的状态：

在启动时，FIFO 5被写入但不读取。监视读指针和写指针之间的差值。一旦这个差值是4(FIFO半程)，则使能读操作。当(读指针和写指针之间的)差值变得更小(指示出SRC未产生足够样本)时，SRC将通过使NCO_CT降低1LSB而“加速”。如果指针之差增加，则出现相反情况。

在组块上对50个BT符号进行FIFO状态的估计，并且相应更新NCO_CT。

在一个实施例中，反馈控制机制的反馈基于以下表格：

理想NCO_CT(其在启动时使用)可以最大变化4LSB。由于1LSB导致大约6ppm的数据流速变化，所以改变NCO而造成的最大变化被量化为+/-24ppm。

这种反馈回路旨在控制由以下造成的数据流问题：

1.用于NCO_CT的有限数量的位，

2.24MHz时钟及RF合成时钟的误差。

用于NCO_CT的有限数量的位可能导致最大3ppm的数据流误差(0.5LSB)，这完全在所提算法所涵盖的范围内。

24MHz频率将与小数部分的23比特合成，而参考时钟为大约1MHz，这导致在1MHz/2^23(相当于0.11ppm)范围内的误差。

RF合成频率误差将小于1ppm(锁定频率误差将小于2.4kHz)。在假设参考频率为52MHz的情况下，RF PLL的小数总线带宽需要超过16位。

所有情况会被所提机制的+/-24ppm范围所涵盖。

实际上，在反馈控制机制中使用的FIFO标识符可如下实施：

在48MHz(实际实施为24MHz的上升沿和下降沿)的1024个事件期间每50us组块开始时，执行如下：

Delta_Pointer＝Pointer_Read-Pointer_VVrite％计算指针delta

Signed_Delta_Pointer＝Delta_Pointer-4只用于累加误差

累加Signed_Delta_Pointer--＞Acc_Pointer_Error

在1024个事件结束时，将总和除以512(取整到最近值)。假设delta指针的平均是4.511(500读取4，而524读取5)，则Acc_Poiter_Error期望为524。除以512得出1.xxx(小于1.5)，其被解释为误差指针在4.5和5之间，这导致DELTA_NCO CT FIFO为-1。这个特定的实施方式将对FIFO位置的评估限制为50us组块中的仅仅1024/48＝21.33us，但是由于FIFO标识符极慢的变化速度，因而这不能被看作限制。

2)前馈控制机制

除了所述反馈控制机制之外，数据流控制块10还受所谓前馈控制机制的控制，该前馈控制机制基于当SRC实际数据流以已知方式受控时对SRC数据流的调节。一示例是当SRC输出速率(CLK_OUT)源自被频率调制的合成器(即，频率调制合成器)时对SRC数据流进行调节。取决于调制数据和调制指数，频率调制合成器比“中心频率”运行更快或更慢。实质上，如果调制数据导致比中心频率更高的合成频率，则SRC输出速率也将更高。由于实际数据流与支持的数据流之间的差值，所以传统SRC会无法正确运转。由于前馈机制，以使用调制信息来调节实际数据流的方式来使用SRC数据流控制器：这意味着通过知道合成器将被要求运行更快，输出数据速率将增加，因而SRC实际数据流也将增加。如果由于调制信息而合成频率将要更低，则情况相反。

实际上，前馈机制对数据调制过程进行监视——因而对由调制数据(由于该调制数据对DPLL导出时钟的影响)产生的数据流速率进行监视，并且相应地调节对块10的数控振荡器进行控制的NCO_CT参数。

在一个实施例中，在与正被发送的50个符号的集合对应的时期期间分析调制数据。在这样的时期内，计算由向量(顺时针—逆时针)经过的信号区的数量，并且相应参数(50个符号上的平均调制频率)用于调节对块10的数控振荡器进行控制的NCO_CT数字参数。

应当注意，在时间Tk处的经调节的NCO_CT代表前一50us时期，但是被用于下50个符号。这实质上导致一些信号失真。然而，仿真指出了当将更新速率保持于50us时，信号上造成的失真是可忽略的(DEVM＜-40dB)。仿真还指出了当处理PRBS数据时，可能不需要这种校正，这是因为FIFO状态由于信号的随机属性因而是稳定的。然而，这个控制回路出于安全理由而被内置。此外，有必要提供测试模式，在该模式中，信号不是PRBS而是GFSK的“全1”或“全0”，或者在PSK模式中特定角度的连续跳跃。

实际上，在一个实施例中，前馈校正机制被如下实施：

考虑135°的连续跳跃的情况。

在50us期间涵盖的信号区的数量是75，这等同于375kHz的调制频率。如图6中所示，取决于BT信道，支持新DCO频率的理想NCO_CT被计算出在25..26个单位的范围内。

因此，在所考虑的实施例中，以下计算用于计算DELTA_NCO_CT_MOD，该DELTA_NCO_CT_MOD作为将用于对调制影响进行补偿的常数：

对于BT信道0:31，DELTA_NCO_CT_MOD＝44*Nr_Quadr/128

对于BT信道32:60，DELTA_NCO_CT_MOD＝43*Nr_Quadr/128

对于BT信道61:78，DELTA_NCO_CT_MOD＝42*Nr_Quadr/128

需要使用取整到最近值的方式来实现除以128。

取决于以下两个使能信号的设置，两个DELTA_NCO_CT中的每个将被应用于NCO_CT值：

ENABLE_NCO_CT_FIFO

ENABLE_NCO_CT_MOD

每50us，NCO_CT_ACTUAL被更新为：

NCO_CT_ACTUAL＝NCO_CT

+ENABLE_NCO_CT_FIFO*DELTA_NCO_CT_FIFO

+ENABLE_NCO_CT_MOD*DELTA_NCO_CT_MOD

3)数据流误差评估

这两个数据流算法的目标皆为...数据流。这个章节在没有使用这些算法情况下在规则数据包期间评估FIFO行为。

在真实BT链路中支持的最长数据包是DH5，因而小于3ms。

NCO_CT量化小于3ppm。24MHz和RF_LO频率误差被评估为小于2ppm。

第一计算不考虑调制的影响。考虑上面提及的所有其它机制会导致非常糟糕的情况，即5ppm数据流误差。

5ppm的数据流误差意味着在1秒期间，并非生成38MS(BT信道30的情况)，而是生成38*1.000005＝38.00019MS/s，这意味着在1s期间有190个额外样本，其转换为3ms期间0.57个样本。在一个时隙期间只具有0.57个额外样本/少0.57个样本不需要使用FIFO控制机制。

第一结论：考虑到调制内容对数据流的影响的其它机制高度依赖于调制内容。在BT常规操作模式期间，FIFO控制可以被关闭：ENABLE_NCO_CT_FIFO＝0。

仿真已表明，由于信号的PRBS本性，所以FIFO非常稳定，其在若干模拟ms期间不改变状态。

第二结论：对于实际BT数据包，这个机制也可以被关闭(OFF)。ENABLE_NCO_CT_MOD＝0。

实际信号具有任何特性。为了使实际信号“随机化”，实际信号经过“白化”序列。这个序列在BT标准中被规定为D7+D4+1多项式。

这个多项式的长度是127个符号。基于其启动序列(种子)，如果使用特定序列(其可通过在其输入处采用“全1”而轻易生成)驱动，则可在其输出上产生“全1”。在这个情况中，将生成127个“1”的序列。为了继续这个序列，输入信号需要自己重复。理论上，即使在白化之后也可以具有“全1”信号，但是这对于两个相继的数据包不可能，这是因为白化序列的种子针对每个时隙而变化，所以如果数据包由于这种非常不可能的行为而丢失，则数据将在当使用新种子来重新发送时在下一个时隙期间白化。

然而，存在以下极小的可能性：数据包即使在白化之后也将生成重复性代码，该重复性代码将在3ms内导致显著的平均频率漂移。强力方法是将FIFO长度增加至+/-19个样本——这将涵盖关于3ms的最糟情况或使能调制补偿。粗略估计+/-19个样本的FIFO将花费大致0.01mm2。可选方式是实施+/-4个样本的FIFO并且在正常BT操作期间保持调制补偿算法为开启(ON)。

已经描述了如何通过采用反馈控制机制和前馈控制机制这二者的有益效果来实现有效采样率转换。

反馈SRC数据流控制机制的优点在于它允许SRC在采样率比有小的变化的情况下无工作而没有误差。当不能完美控制采样率比时，这种机制的弊端在SRC内部导致误差，该误差造成信号质量降级。

采样率比的小的变化对于采用两个不同合成器来控制SRC的输入和输出数据速率的***是常见的。

前馈SRC数据流控制机制的优点在于，它允许SRC在假使数据流以已知方式变化的情况下工作而没有误差。典型的情况是在输出采样率源自调制合成器的链中使用这种SRC，如同在极坐标发射器(Polar发射器)架构的情况中那样。

Claims (15)

1.一种采样率转换器，用于执行对以第一频率定时并以第二频率输出的输入数据流的数据转换，所述采样率转换器包括：

-用于对所述输入数据流进行上采样的电路(2)；

-用于对经上采样的输入数据流进行滤波的滤波器(3)；

-用于对经上采样及滤波的输入数据流进行内插的内插滤波器(4)；

-用于存储经上采样、滤波及内插的输入数据流的FIFO(5)，所述存储以所述第一频率执行，并且对所述FIFO的读取以所述第二频率执行，从而以第二对应速率来输出所存储的数据；

其特征在于，还包括：

控制块(10)，所述控制块(10)包括用于生成所述第一频率的数控振荡器(NCO)，所述数控振荡器的控制基于表示所述FIFO(5)的状态的信息以及表示数据调制和采样率比变化的信息。

2.根据权利要求1所述的采样率转换器，特征在于：

所述表示数据调制的信息源自在预定时期期间对与调制符号对应的向量所经过的信号区的数量的计数。

3.根据权利要求2所述的采样率转换器，特征在于：

所述预定时期对应于待调制的50个符号的集合。

4.根据权利要求1至3中的任一项所述的采样率转换器，特征在于：

所述内插滤波器基于动态内插。

5.根据权利要求1至3中的任一项所述的采样率转换器，特征在于：

所述内插滤波器基于静态内插。

6.根据权利要求1至3中的任一项所述的采样率转换器，特征在于：

所述采样率转换器基于与4X上采样结合的一阶线性内插滤波器。

7.根据权利要求1所述的采样率转换器，特征在于：

所述采样率转换器用于无线电信网络的用户设备的发射电路中。

8.一种包括发射电路的移动电话，所述发射电路基于如权利要求1至7中的任一项所定义的采样率转换器。

9.一种用于调节如权利要求1中的采样率转换器SRC的数据流并用于动态调节所述SRC的操作以适应实际采样率比的数据流控制方法，所述方法包括步骤：

-测量所述SRC支持的数据流与实际数据流之间的差，并且如果所述实际数据流比所述支持的数据流大，则通知所述SRC数据流控制器以增加所述支持的数据流；

-如果调制信号和调制指数是已知的，则即使在输出采样率源自频率调制合成器的背景下，也保持SRC数据流。

10.一种用于执行对以第一频率定时并以第二频率输出的输入数据流的采样率转换的方法，所述方法包括以下步骤：

-对所述输入数据流进行上采样；

-对经上采样的输入数据流进行滤波；

-对经上采样及滤波的输入数据流进行内插；

-将经上采样、滤波及内插的数据流存储至FIFO中，所述存储以所述第一频率执行，并且对所述FIFO的读取以所述第二频率执行，从而以第二对应速率来输出所存储的数据；

其特征在于还包括：

-基于表示所述FIFO的状态的信息以及表示数据调制和采样率比变化的信息，控制用于生成所述第一频率的数控振荡器(NCO)。

11.根据权利要求10所述的方法，特征在于：

所述表示所述数据调制的信息源自在预定时期期间对与调制符号对应的向量所经过的信号区的数量的计数。

12.根据权利要求11所述的方法，特征在于：

所述预定时期对应于待调制的50个符号的集合。

13.根据权利要求10至12中的任一项所述的方法，特征在于：

所述内插为动态内插或静态内插。

14.根据权利要求10所述的方法，特征在于：

所述方法基于与4X上采样结合的一阶线性内插滤波器。

15.根据权利要求9所述的方法，特征在于：

所述方法用于无线电信网络的用户设备的发射电路中。