CN102723109B - 一种新型的抗单粒子翻转sram存储单元 - Google Patents
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Abstract
一种新型的抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口。本发明可以实现敏感节点遭受高能粒子轰击，发生电压翻转时的自动恢复功能。根据TSMC 0.18um工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/(mg·cm2)；与现有的抗单粒子翻转存储单元比较，具有写入速度快的特点；能够有效缩短了恢复时间；采用单向时钟和小时钟摆幅，时钟网络比较简单，可靠性较高；时钟只与读写晶体管栅极连接，时钟负载比较小；敏感节点对分别位于P型管与N型管的漏极对单粒子引起的多节点翻转有一定的加固作用。
Description
技术领域：
本发明属于集成电路技术领域，具体涉及一种新型抗单粒子翻转的SRAM存储单元。
背景技术：
集成电路的关键尺寸随着工艺技术的不断发展而不断减小，使得结点临界电荷也随之减小，因此单粒子效应引起的软错误将更加显著。为了保证航天器在太空辐射环境下的可靠性，必须对集成电路采取抗辐照加固措施。高性能的存储单元具有临界电荷大，读写速度快，翻转恢复时间短，功耗低的特点。WHIT发表的（S.Whitaker，J.Canaris and K.Liu，“SEU HardenedMemory Cells for a CCSDS Reed Solomon Encoder，”IEEE Transactionson Nuclear Science，vol.38，No.6，pp.1471-1477，Dec.1991.）中提到的抗单粒子翻转的存储单元，具有很好的单粒子翻转稳定性，但是由于存在电位退化现象，晶体管不能完全关断，静态功耗非常大。LIU在（Liu M N;Whitaker S“Low power SEU immune CMOSmemory circuits”，IEE Transactions on NuclearScience，Vol.39，no 6，pp.1679-1684，December.1992.）一文中提到一种改进型的抗单粒子翻转存储单元，有效的降低了静态功耗，但是翻转恢复时间比较长影响工作频率。HIT在（Velazco R;Bessot D，“Two CMOS memorycells suitable for the design of SEU-tolerant VLSI circuits”，IEEE IEE Transactionson NuclearScience，Vol.41，No.6，December.1994.）中提到的新型抗单粒子翻转存储单元，其特点在于各项性能都比较优越，但是时钟负载较大。ZHANG发表的（GuoheZhang，Jun Shao，Feng Liang and Dongxuan Bao，“A novel single event upset hardenedCMOS SRAM cell，”IEICEElectronics Express，Vol.9，No，3，140-145，2012.）中提到的存储单元，具有翻转恢复时间短的优点，但写入时间较长。
发明内容：
本发明目的在于克服上述现有技术不足，提供一种抗单粒子翻转的SRAM存储单元，以应用于抗辐射高速集成电路。
为达到上述目的，本发明采用的技术方案是：包括4个PMOS管和4个NMOS管构成的稳定结构提供电压保持能力，2个PMOS管与2个NMOS管提供电位翻转后的恢复驱动。整个SRAM存储单元对外有一个输入端口和两个输入输出端口。一个输入端口与时钟信号相连，输入输出端口与存储电路位线相连。
具体如下：
一种新型抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口；所述第一、第二输入输出端口分别通过一个NMOS管分别与第一第二电位翻转恢复驱动电路连接；所述第一、第二电位翻转恢复驱动电路均由一个上拉PMOS管与下拉NMOS管构成；所述电压保持电路由两个稳定结构联接组成，分别为一个由四个PMOS管组成的第一稳定结构和一个由四个NMOS管组成的第二稳定结构；第一稳定结构中：第一PMOS和第三PMOS管的源极均连接的电源正极，第一PMOS管的栅极与第三PMOS管的漏极连接到一节点Pb，第一PMOS管的漏极与第三PMOS管的栅极连接到一节点P；第二PMOS管与第四PMOS管的栅极均与电源负极相连，第二PMOS管的源极连接到节点P，第四PMOS管的源极连接到节点Pb；第二稳定结构中：第一NMOS管和第三NMOS管的栅极连接到电源正极，第一NMOS管的漏极与所述第二PMOS管的漏极相连、源极连接到一节点N，第三NMOS管的漏极与所述第四PMOS管的漏极相连、源极连接到一节点Nb；第二NMOS管和第四NMOS管的源极连接到电源负极，第二NMOS管的漏极和第四NMOS管的栅极连接到节点N，第二NMOS管的栅极和第四NMOS管的漏极连接到节点Nb。
进一步地，与第一、第二输入输出端口相连的两个所述NMOS管的栅极与时钟信号相连，其中一个NMOS管的源极与第一输出端口相连、漏极连接到所述第一NMOS管的漏极和所述第二PMOS管的漏极之间的连接点；另一个NMOS管的漏极与二输入输出端口相连、源极连接到所述第三NMOS管的漏极和所述第四PMOS管的漏极之间的连接点。
进一步地，所述第一电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点P、漏极连接到第一电位翻转恢复驱动电路中的下拉NMOS管的漏极，第一电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点N、源极连接到电源负极；所述第二电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点Pb、漏极连接到第二电位翻转恢复驱动电路中的下拉NMOS管的漏极，第二电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点Nb、源极连接到电源负极。
本发明的有益效果是：
根据TSMC 0.18um工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/(mg·cm2)；实现了SRAM存储单元抗单粒子翻转加固能力，降低了翻转恢复时间，提高了写入速度；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，始终负载明显减小，功耗明显减小。
与WHIT存储单元（S.Whitaker，J.Canaris and K.Liu，“SEU HardenedMemory Cellsfor a CCSDS Reed Solomon Encoder，”IEEE Transactions on Nuclear Science，vol.38，No.6，pp.1471-1477，Dec.1991.）相比，本发明在具有抗单粒子翻转加固性能的同时，明显减小了翻转恢复时间和静态功耗；与LIU存储单元（Liu M N;Whitaker S Low powerSEU immune CMOS memory circuits″，IEE Transactions on NuclearScience，Vol.39，no6，pp.1679-1684，December.1992.）相比，本发明可对单粒子翻转进行加固且具有较小的翻转恢复时间；与HIT存储单元（Velazco R;Bessot D，“Two CMOS memory cellssuitable for the design of SEU-tolerant VLSI circuits”，IEEE IEE Transactions onNuclearScience，Vol.41，No.6，December.1994.）相比，本发明的时钟负载更小。与ZHANG存储单元（Guohe Zhang，Jun Shao，Feng Liang and Dongxuan Bao，“A novel singleevent upset hardened CMOS SRAM cell，”IEICE Electronics Express，Vol.9，No，3，140-145，2012.）相比，本发明的写入时间明显减小。
附图说明：
图1为本发明所述SRAM存储单元的电路结构图。
图2为WHIT存储单元的电路结构图。
图3为LIU存储单元的电路结构图。
图4为HIT存储单元的电路结构图。
图5为ZHANG存储单元的电路结构图。
具体实施方式：
下面结合附图对本文发明做进一步详细描述。
本发明SRAM存储单元的电路结构如图1所示（其中CLK为时钟信号，D和DB为数据输入输出信号），包括依次串联的第一输入输出端口A1、第一电位翻转恢复驱动电路B1、电压保持电路C、第二电位翻转恢复驱动电路B2、第二输入输出端口A2；包括：8个NMOS管和6个PMOS管。其中P，Pb，Q，Qb，N，Nb是SRAM存储单元内部节点。连接方式为：PMOS管P1的栅极接节点Pb，漏极接节点P，源级和衬底接电源VDD；POMS管P2的栅极接地，漏极接节点Q，源级接节点P，衬底接电源VDD；PMOS管P3的栅极接节点P，漏级接节点Pb，源级和衬底接电源VDD；PMOS管P4的栅极接地，漏极接节点Qb，源级接节点Pb，衬底接电源VDD；PMOS管P5的栅极接节点P，漏级接节点Qb，源级和衬底接电源VDD；PMOS管P6的栅极接节点Pb，漏极接节点Q，源级和衬底接电源VDD；NMOS管N1的栅极接电源VDD，漏级接节点Q，源级接节点N，衬底接地；NMOS管N2的栅极接节点Nb，漏极接节点N，源级和衬底接地；NMOS管N3的栅极接电源VDD，漏极接节点Qb，源级接节点Nb，衬底接地；NMOS管N4的栅极接节点N，漏极接节点Nb，源级和衬底接地；NMOS管N5的栅极接节点N，漏极接节点Qb，源级和衬底接地；NMOS管N6的栅极接节点Nb，漏级接节点Q，源级和衬底接地；NMOS管N7的栅极接时钟信号CLK，漏极接节点Qb，源级接位线Db，衬底接地；NMOS管N8的栅极接时钟信号CLK，漏极接节点Q，源级接位线D，衬底接地。
WHIT存储单元（如图2所示，其中CK和CKN为时钟信号，D和DN为数据输入输出信号）使用PMOS管下拉和NMOS管上拉电路，造成电位退化引起晶体管不能完全关断，在电源VDD和地之间产生一条电流通路，因此有很大的静态电流。本发明中没有这样的电流通路，因此明显减小了静态功耗。LIU存储单元（如图3所示，其中CK和CKN为时钟信号，D和DP为数据输入输出信号）为了消除电流通路，在下拉PMOS管与地间增加NMOS管，在上拉NMOS管与电源VDD间增加PMOS管。明显减小了静态功耗，但同时翻转恢复时间增加。本发明使用了上拉PMOS管和下拉NMOS管为敏感节点提供电压恢复驱动，减小了翻转恢复时间。HIT存储单元（如图4所示，其中CK为时钟信号，D和DN为数据输入输出信号）使用时钟信号CLK驱动PMOS管漏极，有较大的时钟负载。本发明时钟信号仅与读写晶体管的栅极相连，时钟负载较小。本发明采用单相时钟，时钟网络简单可靠。结合小时钟摆幅技术，使功耗明显减小；ZHANG存储单元（如图5所示，其中CK和CKb为时钟信号，D和Db为数据输入输出信号）的读写管与四个存储节点中的两个相连，故写入时间比较长。本发明的读写晶体管与四个存储节点直接相连，减小了写入时间。本发明可用标准工艺制造，不需要增加额外特殊工序。
本发明和WHIT存储单元，LIU存储单元及ZHANG单元的性能进行了模拟对比，对比结果如表1。
表1为本发明与WHIT存储单元，LIU存储单元以及ZHANG存储单元性能指标的对比结果。
表1本发明与WHIT存储单元，LIU存储单元以及ZHANG存储单元的对比
| WHIT单元 | LIU单元 | ZHANG单元 | 本发明单元 | |
| 临界电荷（pC） | 2 | 2 | 71.6 | 6.5 |
| 写入时间（ns） | 0.35 | 0.35 | 0.6 | 0.15 |
| 恢复时间（ns） | 1.61 | 1.47 | 0.51 | 0.79 |
| 静态功耗（nW） | 14500 | 6.8 | 37.4 | 31.7 |
与WHIT存储单元相比，本发明的临界电荷值更大，抗单粒子翻转加固稳定性更好；写入时间更短，可以提高电路工作频率；恢复时间更短，能够更好的避免错误状态被读出以及二次翻转引起的电路逻辑翻转；静态功耗明显减小。
与LIU存储单元相比，本发明临界电荷值更大；写入时间更短；翻转恢复时间更短；但静态功耗略高。
与ZHANG存储单元相比，本发明的临界电荷较小，但已经达到加固要求；写入时间明显减小；翻转恢复时间略长；静态功耗略小。
Claims (3)
1.一种新型抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口；其特征在于：所述第一、第二输入输出端口分别通过一个NMOS管分别与第一、第二电位翻转恢复驱动电路连接；所述第一、第二电位翻转恢复驱动电路均由一个上拉PMOS管与下拉NMOS管构成；所述电压保持电路由两个稳定结构联接组成，分别为一个由四个PMOS管组成的第一稳定结构和一个由四个NMOS管组成的第二稳定结构；第一稳定结构中：第一PMOS和第三PMOS管的源极均连接的电源正极，第一PMOS管的栅极与第三PMOS管的漏极连接到一节点Pb，第一PMOS管的漏极与第三PMOS管的栅极连接到一节点P；第二PMOS管与第四PMOS管的栅极均与电源负极相连，第二PMOS管的源极连接到节点P，第四PMOS管的源极连接到节点Pb；第二稳定结构中：第一NMOS管和第三NMOS管的栅极连接到电源正极，第一NMOS管的漏极与所述第二PMOS管的漏极相连、源极连接到一节点N，第三NMOS管的漏极与所述第四PMOS管的漏极相连、源极连接到一节点Nb；第二NMOS管和第四NMOS管的源极连接到电源负极，第二NMOS管的漏极和第四NMOS管的栅极连接到节点N，第二NMOS管的栅极和第四NMOS管的漏极连接到节点Nb。
2.根据权利要求1所述的抗单粒子翻转的SRAM存储单元，其特征在于：与第一、第二输入输出端口相连的两个所述NMOS管的栅极与时钟信号相连，其中一个NMOS管的源极与第一输入输出端口相连、漏极连接到所述第一NMOS管的漏极和所述第二PMOS管的漏极之间的连接点；另一个NMOS管的漏极与第二输入输出端口相连、源极连接到所述第三NMOS管的漏极和所述第四PMOS管的漏极之间的连接点。
3.根据权利要求2所述的抗单粒子翻转的SRAM存储单元，其特征在于：所述第一电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点P、漏极连接到第一电位翻转恢复驱动电路中的下拉NMOS管的漏极，第一电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点N、源极连接到电源负极；所述第二电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点Pb、漏极连接到第二电位翻转恢复驱动电路中的下拉NMOS管的漏极，第二电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点Nb、源极连接到电源负极。
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