CN102714589A - 用于突发模式串行信号的时钟与数据恢复 - Google Patents
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- 238000011084 recovery Methods 0.000 title abstract description 14
- 238000005070 sampling Methods 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 25
- 230000009466 transformation Effects 0.000 claims description 7
- 230000008569 process Effects 0.000 description 21
- 238000004891 communication Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 9
- 230000008054 signal transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 241001269238 Data Species 0.000 description 2
- 244000188472 Ilex paraguariensis Species 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- Signal Processing (AREA)
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Abstract
本发明涉及一种时钟与数据恢复装置，其从包含由间隙分开的数据突发的顺序数据流中恢复数据。每一数据突发以其自己的相位且以其自己的与标称频率的偏差抵达。所述数据突发以用来确定所述突发的定时的前同步码开始。所述时钟与数据恢复装置使用来自一个或一个以上多路分用器或取样器的信号来确定数据突发的所述定时。在每一数据突发的开始，由边缘检测器分析经取样输入信号以确定所述突发的样本相位。选择器利用由所述边缘检测器确定的所述样本相位来挑选所述经取样输入信号中的哪些信号将用于从所述时钟与数据恢复装置产生输出数据信号。
Description
技术领域
本发明大体来说涉及时钟与数据恢复电路，且更特定来说，涉及供与突发模式信号一起使用的时钟与数据恢复电路。
背景技术
一些通信***在例如光纤电缆的信道上串行地发射数据。串行通信***中的发射器在具有计时信息的数据信号中发射数据，所述计时信息隐式地在所述数据信号中的转变定时中用信号传递。接收器从所述数据信号恢复时钟及数据两者。所述接收器可使用所接收数据的许多位时间来开始恢复所述时钟及数据。另外，数据之前可为前同步码或数据可包含前同步码以辅助(举例来说)时钟信息的恢复。考虑到初始锁定时间与数据通信的总时间相比非常短，此初始锁定时间在始终在线(always-on)通信***中通常并无多大关系。
在一些串行通信***中，将数据分组成若干突发而在突发之间无信号传递，多个发射器可在不同时间将数据发射到信道中，且每一发射器可具有独立的振幅及定时特性。由于每一数据突发可具有任意相位，因此来自前一突发的定时信息通常并不在锁定到后续突发中使用。另外，由于每一突发可为相对短的，因此与始终在线通信***中的数据通信的总时间相比非常短的初始锁定时间在突发模式通信***中可能很长而令人不悦。此外，由于突发的前同步码为***额外开销且并不传达有用数据，因此使用冗长的前同步码(举例来说)以允许恢复时钟信息可能过度地减小通信带宽。
发明内容
因此，本发明的一些方面提供用于具有近瞬时锁定的时钟与数据恢复的电路及方法。
在一个方面中，本发明提供一种时钟与数据恢复装置，其包含：取样电路，其经配置以接收串行输入信号并通过对所述串行输入信号进行取样来产生并行信号，其中针对所述串行输入信号的每一位时间产生多个样本；定相电路，其耦合到所述并行信号且经配置以产生指示在所述并行信号当中的数据转变的位置的相位选择信号；及选择电路，其耦合到所述并行信号且经配置以基于所述相位选择信号而产生选自所述并行信号的至少一个信号。
在另一方面中，本发明提供一种用于时钟与数据恢复的方法，其包含：在不同时间点对串行输入信号进行取样以产生经取样信号，其中在所述串行输入信号的每一位时间中发生多个时间点；确定供在提供输出数据中使用的相位，所述确定相位包括找到所述经取样信号中的数据转变；及通过利用所述相位在所述经取样信号当中进行选择来提供输出数据。
在审阅本发明后可更全面地理解本发明的这些方面及其它方面。
附图说明
图1是根据本发明的方面的时钟与数据恢复电路的框图。
图2A、2B、2C及2D是图解说明根据本发明的方面的时钟与数据恢复电路的操作的时序图。
图3是根据本发明的方面的时钟与数据恢复过程的流程图。
图4是根据本发明的方面的另一时钟与数据恢复电路的框图。
图5是根据本发明的方面的另一时钟与数据恢复电路的框图。
具体实施方式
图1是根据本发明的方面的接收器的时钟与数据恢复电路(CDR)的框图。所述CDR接收传达串行数据位流的串行输入信号DIN。所述CDR以已知的标称数据速率在串行输入信号DIN上接收数据。举例来说，所述标称数据速率可为1244.16Mbps，但实际数据速率可变化或具有百万分之32的容限。由所述CDR接收的顺序数据流包含由数据中的间隙分开的数据突发。每一数据突发以可能与标称数据速率的偏差及可能不同的相位抵达。所述数据突发可以CDR可用来确定突发的定时的前同步码开始。在一些实施例中，前同步码包含交替的1与0的序列。
所述CDR的多路分用器107接收串行输入信号DIN。多路分用器107还接收时钟信号CLKREF。在一个实施例中，由多路分用器107接收的参考时钟信号CLKREF以大约四倍于串行输入信号DIN的标称数据速率的频率振荡。在另一实施例中，参考时钟信号CLKREF为各自以大约为串行输入信号DIN的标称数据速率的频率振荡的多个信号，其中每一信号具有不同相位。多路分用器107利用参考时钟信号CLKREF从串行输入信号DIN产生经取样输入信号Q。多路分用器107针对多个顺序位时间中的每一者获得所述串行输入信号的多个样本。如图1的实施例中所图解说明，多路分用器107组合以4为因数的过取样与以2为因数的解串行化以产生形成经取样输入信号Q的8个并行信号。因此，经取样输入信号Q的一个值集合或一个字跨越输入数据的两个顺序位时间，其中每位时间4个样本。然而，所述样本可能不与串行输入信号DIN中的位边界对准。在其它实施例中，多路分用器107可使用不同的过取样因数(举例来说，16)或解串行化位宽度。
边缘检测器127接收经取样输入信号Q的子集并产生相位选择信号PHASE。经取样输入信号Q的所述子集跨越串行数据的大约一个位时间。在图1的实施例中，经取样输入信号的子集为五个信号。所述五个信号对应于相连样本时间点，其中所述子集中的第一个及最后一个信号对应于分开大约一个位时间的样本时间点。边缘检测器127在经取样输入信号的子集中定位边缘或数据转变以识别串行输入信号DIN中的数据位之间的边界的定时。经取样输入信号中的边缘为相连信号的值改变的位置。在一些实施例中，“异或”逻辑门耦合到相连信号对以识别具有不同值的那些对。可将“异或”逻辑门的输出施加到额外逻辑门以将边缘位置编码为(举例来说)二进制数。边缘通常对应于位时间之间的近似边界。由于在边界之间居中的样本可能较不易受信号噪声的破坏或定时不确定性的影响，因此在一些实施例中，相位选择信号PHASE经设定而具有将致使选择器117从经取样输入信号Q中选择位时间的中心周围的样本的特性。在其它实施例中，举例来说，如果预期除中心样本以外的样本位置将改进取样可靠性，那么相位选择信号PHASE可经设定使得选择器117选择接近但不在位时间的中心处的样本。
边缘检测器127还接收用信号传递每一数据突发的开始的突发开始信号BURST。可(举例来说)基于产生串行输入信号DIN的放大器的稳定化而从信号检测器供应突发开始信号。在许多实施例中，突发开始信号BURST具有关于经取样输入信号何时被预期为可靠的已知定时。因此，边缘检测器127在由突发开始信号BURST用信号传递的时间设定相位选择信号PHASE并将值供应到选择器117以供在整个突发中使用。在一些实施例中，锁存器在由突发开始信号BURST触发的时间存储经编码边缘位置以产生相位选择信号PHASE。
选择器117从多路分用器107接收经取样输入信号Q并利用来自边缘检测器127的相位选择信号PHASE产生输出数据信号DOUT。选择器117以由相位选择信号PHASE用信号传递的位位置开始而从经取样输入信号Q中选择输出。供应到输出的经取样输入信号Q的数目匹配多路分用器107的解串行化位宽度，且选定位分开过取样因数。如图1的实施例中所图解说明，当过取样因数为4时，选择经取样输入信号Q中的每第四个输入信号。也就是说，在将经取样输入信号Q标示为Q[0]到Q[7]的情况下，可选择Q[0]及Q[4]、Q[1]及Q[5]、Q[2]及Q[6]或Q[3]及Q[7]。在一些实施例中，选择器117在由并行时钟信号CLKPAR用信号传递的时间锁存并行输出信号DOUT。
因此，所述CDR使用多路分用器107及边缘检测器127确定数据突发的定时相位。在选择器117中使用来自边缘检测器127的相位信息来挑选来自多路分用器107的哪些信号将用于产生并行输出信号DOUT。在突发的开始确定并在所述突发的持续时间内保持来自多路分用器107的将用于产生并行输出信号DOUT的信号。
包含于一些实施例中且如图1中所图解说明的时钟产生电路106接收参考时钟信号CLKREF并产生并行时钟信号CLKPAR。时钟产生电路106产生以匹配经取样输入信号Q及并行输出信号DOUT的数据速率的频率振荡的并行时钟信号CLKPAR。因此，在图1中所图解说明的实施例中，通过将参考时钟信号CLKREF除以8来产生并行时钟信号CLKPAR。在一些实施例中，可将时钟产生电路106视为多路分用器107的一部分。
图2A、2B、2C及2D是图解说明图1的CDR的实施例的操作的时序图。每一时序图展示经取样输入信号Q的一个字的信号。所有时序图均包含在串行输入信号DIN上的重复的0-1序列。然而，在每一时序图中，串行输入信号DIN与并行时钟信号CLKPAR的相对定时不同。
图2A是展示针对第一示范性时钟信号及串行输入信号定时CDR的操作的时序图。图2A包含第一到第九时间211到219，其为在多路分用器107对串行输入信号DIN进行取样时的时间。并行时钟信号CLKPAR在第一时间211及第九时间219具有上升边缘且在第五时间215具有下降边缘。多路分用器107用于控制取样定时的参考时钟信号CLKREF以过取样速率振荡且在第一到第九时间211到219具有上升边缘。定时关系可能比所图解说明的定时关系更复杂，举例来说，信号边缘之间可存在相当大的时间偏移。
在图2A的实例性时序中，串行输入信号DIN在第一时间211之前开始0-1序列的0值并在第四时间214与第五时间215之间转变到0-1序列的1值。在第一时间211，多路分用器107对串行输入信号DIN上的值进行取样以产生第一经取样输入信号Q[0]。在第二时间212，多路分用器107对串行输入信号DIN上的值进行取样以产生第二经取样输入信号Q[1]。多路分用器107继续在参考时钟信号CLKREF的每一上升边缘处取样，直到在第八时间218产生第八经取样输入信号Q[7]为止。由于串行输入信号DIN在第一到第四时间211到214为0且在第五到第八时间215到218为1，因此第一到第四经取样输入信号Q[0:3]具有0值且第五到第八经取样输入信号Q[4:7]具有1值。
对于图2A的实例，边缘检测器127接收具有值0、0、0、0、1的前五个经取样输入信号Q[0:4]。因此，边缘检测器127识别位位置4处的数据边缘并将相位选择信号PHASE设定为2。
图2B是展示针对第二示范性时钟信号及串行输入信号定时CDR的操作的时序图。图2B包含第一到第九时间221到229，其为在多路分用器107对串行输入信号DIN进行取样时的时间。并行时钟信号CLKPAR在第一时间221及第九时间229具有上升边缘且在第五时间225具有下降边缘。参考时钟信号CLKREF在第一到第九时间221到229具有上升边缘。串行输入信号DIN在图2B的实例性时序中与图2A相比早参考时钟信号CLKREF的一个循环。因此，串行输入信号DIN在第一时间221之前开始0-1序列的0值、在第三时间223与第四时间224之间转变到0-1序列的1值且在第七时间227与第八时间228之间转换回到0值。多路分用器107在第一到第八时间221到228对串行输入信号DIN上的值进行取样以分别产生第一到第八经取样输入信号Q[0:7]。由于串行输入信号DIN在第一到第三时间221到223为0且在第四到第五时间224到225为1，因此前五个经取样输入信号Q[0:4]具有值0、0、0、1、1。因此，边缘检测器127识别位位置3处的数据边缘并将相位选择信号PHASE设定为1。
图2C是展示针对第三示范性时钟信号及串行输入信号定时CDR的操作的时序图。图2C包含第一到第九时间231到239，其为在多路分用器107对串行输入信号DIN进行取样时的时间。并行时钟信号CLKPAR在第一时间231及第九时间239具有上升边缘且在第五时间235具有下降边缘。参考时钟信号CLKREF在第一到第九时间231到239具有上升边缘。串行输入信号DIN在图2C的实例性时序中与图2B相比早参考时钟信号CLKREF的一个循环。因此，串行输入信号DIN在第一时间231之前开始0-1序列的0值、在第二时间232与第三时间233之间转变到0-1序列的1值且在第六时间236与第七时间237之间转变回到0值。多路分用器107在第一到第八时间231到238对串行输入信号DIN上的值进行取样以分别产生第一到第八经取样输入信号Q[0:7]。由于串行输入信号DIN在第一到第二时间231到232为0且在第三到第五时间233到235为1，因此前五个经取样输入信号Q[0:4]具有值0、0、1、1、1。因此，边缘检测器127识别位位置2处的数据边缘并将相位选择信号PHASE设定为0。
图2D是展示针对第四示范性时钟信号及串行输入信号定时CDR的操作的时序图。图2D包含第一到第九时间241到249，其为在多路分用器107对串行输入信号DIN进行取样时的时间。并行时钟信号CLKPAR在第一时间241及第九时间249具有上升边缘且在第五时间245具有下降边缘。参考时钟信号CLKREF在第一到第九时间241到249具有上升边缘。串行输入信号DIN在图2D的实例性时序中与图2C相比早参考时钟信号CLKREF的一个循环。因此，串行输入信号DIN在第一时间241之前开始0-1序列的0值、在第一时间241与第二时间242之间转变到0-1序列的1值且在第五时间245与第六时间246之间转变回到0值。多路分用器107在第一到第八时间241到248对串行输入信号DIN上的值进行取样以分别产生第一到第八经取样输入信号Q[0:7]。由于串行输入信号DIN在第一时间241为0且在第二到第五时间242到245为1，因此前五个经取样输入信号Q[0:4]具有值0、1、1、1、1。因此，边缘检测器127识别位位置1处的数据边缘并将相位选择信号PHASE设定为3。
图3是根据本发明的方面用于接收突发模式串行数据的过程的流程图。所述过程可由CDR(举例来说，上文参考图1所描述的CDR)执行。可(举例来说)通过激活将输入信号供应到所述过程的通信链路而起始所述过程。在框311中，所述过程对在输入信号上接收的串行数据信号进行取样以产生经取样信号。所述过程利用过取样，也就是说，以比串行数据信号的数据速率高的速率对所述串行数据信号进行取样。因此，经取样信号的多个位对应于串行数据的每一位。
在框313中，所述过程检查以找出突发的开始。如果突发的开始存在，那么所述过程继续到框315；否则，所述过程返回到框311。突发的开始是否存在可基于由所述过程接收的控制信号。举例来说，所述控制信号可能在突发的开始有效且在其它时间无效。
在框315中，所述过程找到经取样信号中的边缘。在一些实施例中，所述过程可通过比较经取样信号的值来找到边缘。可对对应于相连时间点的经取样信号对执行所述比较，且可认为在一对中的信号具有不同值时找到边缘。所述过程接着继续到框317。
在框317中，所述过程选择待在产生输出数据信号时使用的相位。在一些实施例中，所述过程通过将串行数据的每位样本的数目的二分之一与在框315中找到的边缘的位置相加来选择所述相位。所述过程接着继续到框319。
在框319中，所述过程从经取样信号中选择将作为所述过程的输出的信号。所述过程利用在框317中选择的相位来选择信号。在一些实施例中，所述过程通过选择由相位选择信号用信号传递的位位置及分开串行数据的每位样本的数目的位位置处的样本信号来选择信号。在于框313中开始的整个突发中使用相同相位来执行所述选择。此后，所述过程返回。
图4是根据本发明的方面的CDR的另一实施例的框图。所述CDR包含取样器407，取样器407接收串行输入信号DIN并供应经取样输入信号Q。边缘检测器427接收经取样输入信号Q并供应相位选择信号PHASE。选择器417接收经取样输入信号Q及相位选择信号PHASE并产生选定信号。多路分用器437接收选定信号并产生并行输出信号DOUT。时钟产生器406接收参考时钟信号CLKREF并产生供取样器407使用的样本时钟信号CLKA到CLKD。
所述CDR以类似于上文参考图1所描述的CDR的方式操作。所述CDR接收传达串行数据位流的串行输入信号DIN，所述CDR处理所述串行数据位流以产生并行输出信号DOUT。所述CDR通过以下方式来恢复数据：操作以产生并行输出信号DOUT，使得并行输出信号DOUT的值实质上匹配由发射器用于产生串行输入信号DIN的值。
取样器407产生经取样输入信号Q，使得经取样输入信号Q传达来自不同时间点的串行输入信号DIN的值。所述不同时间点发生在串行输入信号DIN的一个位时间内。然而，样本可能不与串行输入信号DIN中的位边界对准。如图4的实施例中所图解说明，取样器407可以4为因数进行过取样以产生形成经取样输入信号Q的四个并行信号。
取样器407包含用于从串行输入信号DIN产生经取样输入信号Q的样本锁存器408A到408D。样本锁存器408A到408D中的每一者接收串行输入信号DIN及样本时钟信号CLKA到CLKD中的一者并在由样本时钟信号CLKA到CLKD中的对应一者触发的时间产生具有串行输入信号DIN的值的输出信号。取样器407包含重定时锁存器409A到409D以对来自样本锁存器408A到408D的输出信号进行时间对准。重定时锁存器409A到409D从样本锁存器408A到408D接收输出信号并在由并行时钟信号CLKPAR触发的时间产生经取样输入信号Q。在具有不同过取样因数的实施例中，取样器407具有对应的不同数目个样本时钟信号及锁存器。
边缘检测器427产生相位选择信号PHASE以指示选择器417将选择经取样输入信号Q中的哪一者。边缘检测器427类似于图1的实施例的边缘检测器127。然而，经过取样信号Q跨越稍少于串行数据的一个位时间，且在一些情形中在由边缘检测器427接收的信号中可能不存在边缘。在此些情形中，边缘检测器427可产生具有中间值的相位选择信号PHASE，举例来说，在具有每位四个样本的实施例中为相位值2。
选择器417接收经取样输入信号Q并将选定一者供应到多路分用器437。选择器417利用来自边缘检测器427的相位选择信号PHASE来确定将经取样输入信号Q中的哪一者供应到输出。
所述CDR使用取样器407及边缘检测器427确定数据突发的定时相位。在选择器417中使用来自边缘检测器427的相位信息来挑选来自取样器407的哪一信号将用于产生并行输出信号DOUT。在突发的开始并在所述突发的持续时间内保持来自取样器407的将用于产生并行输出信号DOUT的信号。
多路分用器437从选择器417接收选定信号并执行串行/并行转换以产生并行输出信号DOUT。除来自选择器417的选定信号以外，多路分用器437还可接收并行时钟信号CLKPAR以供在对信号转变进行定时中使用。多路分用器437可包含数据锁存器及相关联控制电路。
时钟信号产生器406产生供取样器407使用的样本时钟信号CLKA到CLKD。通常，样本时钟信号CLKA到CLKD以相同频率振荡，具有均匀间隔的相位且对应地具有在时间上均匀间隔的信号转变。在一个实施例中，参考时钟信号CLKREF以大约匹配串行输入信号DIN的标称数据速率的频率振荡，且样本时钟信号CLKA到CLKD以与参考时钟信号CLKREF相同的频率振荡。在一些实施例中，时钟信号产生器406利用锁相回路或延迟锁定回路来产生样本时钟信号CLKA到CLKD。在一些实施例中，时钟信号产生器406产生由取样器407用于使经取样输入信号Q同步的并行时钟信号CLKPAR。在一个实施例中，通过缓冲参考时钟信号CLKREF来产生并行时钟信号CLKPAR。
图5是根据本发明的方面的CDR的另一实施例的框图。所述CDR包含第一多个多路分用器507，多路分用器507接收串行输入信号DIN并经由重定时寄存器508供应经取样输入信号Q。边缘检测器527接收经取样输入信号Q的子集并供应相位选择信号PHASE。选择器517接收经取样输入信号Q及相位选择信号PHASE并产生选定信号。最终的多路分用器537接收选定信号并产生并行输出信号DOUT。时钟信号产生器506产生供第一多个多路分用器507使用的参考时钟信号。
所述CDR以类似于上文参考图1及4所描述的CDR的方式操作。所述CDR接收传达串行数据位流的串行输入信号DIN，所述CDR解串行化所述串行数据位流以产生并行输出信号DOUT。所述CDR操作以产生并行输出信号DOUT使得并行输出信号DOUT的值实质上匹配由发射器用于产生串行输入信号DIN的值。
可将第一多个多路分用器507视为输入多路分用器。所述输入多路分用器中的每一者与图1的实施例的多路分用器107类似或相同。然而，所述输入多路分用器中的每一者以不同定时操作，此取决于所述输入多路分用器接收参考时钟信号中的哪一者。每一输入多路分用器可针对多个顺序位时间中的每一者获得串行输入信号的多个样本。所述CDR具有为输入多路分用器的数目与多路分用器中的每一者的过取样速率的乘积的总体过取样因数。在一些实施例中，输入多路分用器中的每一者的过取样速率为1。在一些实施例中，在输入多路分用器之间共享某一电路。
在一个实施例中，如图5中所展示，所述CDR包含第一到第四多路分用器507A到507D，第一到第四多路分用器507A到507D分别利用第一到第四参考时钟信号CLKA到CLKD来分别产生第一到第四经多路分用输入信号QA到QD。第一到第四多路分用器组合以4为因数的过取样与以5为因数的解串行化使得第一到第四经多路分用输入信号QA到QD总计80个信号。因此，第一到第四经多路分用输入信号QA到QD的一个值集合或一个字跨越输入数据的5个位时间，其中每位时间16个样本。然而，所述样本可能不与串行输入信号DIN中的位边界对准。在其它实施例中，输入多路分用器的数目可不同，且输入多路分用器可使用不同过取样因数或解串行化位宽度。
重定时寄存器508锁存来自第一多个多路分用器507的信号以产生经取样输入信号Q。来自第一多个多路分用器507中的每一者的信号的值在相对于来自其它多路分用器的信号的转变交错的时间转变。来自第一多个多路分用器中的一者的信号的转变的定时取决于所述多路分用器所使用的参考时钟信号的定时。重定时寄存器508对经取样输入信号Q进行时间对准。在如图5中所展示的一个实施例中，所述CDR包含第一到第四重定时寄存器507A到507D。第一到第四重定时寄存器507A到507D分别接收第一到第四经多路分用输入信号QA到QD。重定时寄存器507可在由并行时钟信号CLKPAR用信号传递的时间存储所接收的数据。
边缘检测器527产生相位选择信号PHASE且与图1的实施例的边缘检测器127或图4的实施例的边缘检测器427类似或相同。因此，相位选择信号用信号传递经取样输入信号Q中的哪些信号将用于产生CDR输出，且在突发的开始确定相位选择信号以供在整个所述突发中使用。
选择器517利用来自边缘检测器527的相位选择信号PHASE确定从选择器输出经取样输入信号Q中的哪些信号以将选定信号供应到最终的多路分用器537。选择器517与图1的实施例的选择器117类似或相同。供应到输出的经取样输入信号Q的数目匹配多路分用器507的解串行化位宽度，且选定位分开总体过取样因数。如图5的实施例中所图解说明，当总体过取样因数为16时，选择经取样输入信号Q中的每第16个输入信号。
最终的多路分用器537从选择器接收选定信号并进一步多路分用所述选定信号以产生并行输出信号DOUT。可将最终的多路分用器537视为并行多路分用器。所述并行多路分用器对来自选择器的选定信号中的每一者执行时分多路分用。在图5的实施例中，最终的多路分用器537以4为因数进行多路分用以从所接收的5个信号产生20个输出信号。除来自选择器517的选定信号以外，最终的多路分用器537还可接收并行时钟信号CLKPAR以供在定时操作中使用。最终的多路分用器537可包含数据锁存器及相关联控制电路。
时钟信号产生器506利用输入时钟信号CLKREF产生由第一多个多路分用器507使用的参考时钟信号。在一个实施例中，输入时钟信号CLKREF以大约匹配输入多路分用器的取样速率的频率振荡，且参考时钟信号CLKA到CLKD以相同频率振荡。然而，参考时钟信号具有分开输入多路分用器的数目的交错相位。举例来说，在图5中所图解说明的实施例中，参考时钟信号以标称数据速率的大约四倍振荡且分开90度。在一些实施例中，时钟信号产生器506利用延迟锁定回路或锁相回路来产生参考时钟信号。时钟信号产生器506还可产生并行时钟信号CLKPAR。在一些实施例中，通过基于解串行化位宽度对输入时钟信号CLKREF进行细分来产生并行时钟信号CLKPAR。在一些实施例中，可在多路分用器507与时钟信号产生器506之间共享某一电路。
尽管已关于各种实施例论述了本发明，但应理解，本发明包括本发明所支持的新颖及非显而易见权利要求以及其非实质性变化形式。
Claims (10)
1.一种时钟与数据恢复装置，其包括：
取样电路，其经配置以接收串行输入信号并通过对所述串行输入信号进行取样来产生并行信号，其中针对所述串行输入信号的每一位时间产生多个样本；
定相电路，其耦合到所述并行信号且经配置以产生指示在所述并行信号当中的数据转变的位置的相位选择信号；及
选择电路，其耦合到所述并行信号且经配置以基于所述相位选择信号而产生选自所述并行信号的至少一个信号。
2.根据权利要求1所述的时钟与数据恢复装置，其中所述取样电路进一步经配置以基于参考时钟信号而产生所述并行信号。
3.根据权利要求1所述的时钟与数据恢复装置，其中所述定相电路进一步经配置以在突发信号有效时产生所述相位选择信号且在所述突发信号无效时维持所述相位选择信号。
4.根据权利要求1所述的时钟与数据恢复装置，其进一步包括多路分用电路，所述多路分用电路耦合到由所述选择电路选择的所述至少一个信号且经配置以通过对由所述选择电路选择的所述至少一个信号进行多路分用来产生并行输出信号。
5.根据权利要求1所述的时钟与数据恢复装置，其进一步包括时钟产生电路，所述时钟产生电路经配置以接收参考时钟信号并以共用频率及不同相位产生多个时钟信号。
6.根据权利要求1所述的时钟与数据恢复装置，其中所述取样电路包括多个锁存器，所述多个锁存器经配置以接收所述串行输入信号并产生所述并行信号，所述多个锁存器中的每一者经配置以在不同时间对所述串行输入信号进行取样。
7.根据权利要求1所述的时钟与数据恢复装置，其中所述取样电路包括：多个解串行化器，其经配置以接收所述串行输入信号并产生所述并行信号，所述多个解串行化器中的每一者经配置以在不同时间对所述串行输入信号进行取样。
8.根据权利要求7所述的时钟与数据恢复装置，其进一步包括若干寄存器，所述寄存器经配置以将所述多个解串行化器的输出耦合到所述定相电路及所述选择电路。
9.一种用于时钟与数据恢复的方法，其包括：
在不同时间点对串行输入信号进行取样以产生经取样信号，其中在所述串行输入信号的每一位时间中发生多个时间点；
确定供在提供输出数据时使用的相位，所述确定相位包括找到所述经取样信号中的数据转变；及
通过利用所述相位在所述经取样信号当中进行选择来提供输出数据。
10.根据权利要求9所述的时钟与数据恢复装置，其中通过未锁定到所述串行输入信号的定时的时钟信号对所述取样进行定时。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/687,414 US8416902B2 (en) | 2010-01-14 | 2010-01-14 | Clock and data recovery for burst-mode serial signals |
| US12/687,414 | 2010-01-14 | ||
| PCT/US2011/021367 WO2011088369A2 (en) | 2010-01-14 | 2011-01-14 | Clock and data recovery for burst-mode serial signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102714589A true CN102714589A (zh) | 2012-10-03 |
| CN102714589B CN102714589B (zh) | 2015-09-02 |
Family
ID=44258082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180006119.4A Active CN102714589B (zh) | 2010-01-14 | 2011-01-14 | 用于突发模式串行信号的时钟与数据恢复 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8416902B2 (zh) |
| CN (1) | CN102714589B (zh) |
| DE (1) | DE112011100251B4 (zh) |
| GB (1) | GB2489159A (zh) |
| WO (1) | WO2011088369A2 (zh) |
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| CN114153772A (zh) * | 2020-09-08 | 2022-03-08 | 珠海全志科技股份有限公司 | 数据采样点的确定方法及装置 |
| CN114430514A (zh) * | 2021-12-28 | 2022-05-03 | 深圳市紫光同创电子有限公司 | 突发码流的数据相位恢复方法、***、设备及存储介质 |
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- 2010-01-14 US US12/687,414 patent/US8416902B2/en active Active
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- 2011-01-14 GB GB1211935.0A patent/GB2489159A/en not_active Withdrawn
- 2011-01-14 CN CN201180006119.4A patent/CN102714589B/zh active Active
- 2011-01-14 WO PCT/US2011/021367 patent/WO2011088369A2/en active Application Filing
- 2011-01-14 DE DE112011100251.3T patent/DE112011100251B4/de active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| DE112011100251B4 (de) | 2015-02-12 |
| US8416902B2 (en) | 2013-04-09 |
| GB201211935D0 (en) | 2012-08-15 |
| GB2489159A (en) | 2012-09-19 |
| DE112011100251T5 (de) | 2012-11-08 |
| WO2011088369A2 (en) | 2011-07-21 |
| US20110169540A1 (en) | 2011-07-14 |
| WO2011088369A3 (en) | 2011-11-24 |
| CN102714589B (zh) | 2015-09-02 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
| CP03 | Change of name, title or address |
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