CN102694028B - 电力用半导体装置 - Google Patents

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Abstract

实施方式的电力用半导体装置具备：第1导电型的第1半导体层(1)；设置于其上的第1导电型的第2半导体层(3)；设置于第2半导体层中的多个柱状的第2导电型的第3半导体层(4)；设置于第3半导体层的上端部的多个岛状的第2导电型的第4半导体层(5)；多个第1导电型的第5半导体层(6)；多个第2导电型的第6半导体层(8)；栅电极(11)；层间绝缘膜(12)；第1电极(13)以及第2电极(14)。第5半导体层设置于第4半导体层的表面。第6半导体层将相邻的两个第4半导体层相互连接起来。第1电极与第1半导体层连接。第2电极通过层间绝缘膜与栅电极绝缘，且经由栅电极的开口部与第4半导体层以及第5半导体层连接。

Description

电力用半导体装置
本申请要求2011年3月23日提交的日本专利申请2011-064669号的优先权，在此通过引用而将该申请的全部内容结合到本申请中。
技术领域
本发明的实施方式涉及电力用半导体装置。
背景技术
一般地，在纵型功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)中，导通阻抗很大程度上依赖于漂移层的电阻。在为了降低漂移层的电阻而提高杂质浓度时，基底层和漂移层之间的p-n接合界面的耐压降低，所以在导通阻抗的减少与耐压上存在折中的关系。为了改善该折中的关系，使用在漂移层中重复配置有n型半导体层和p型半导体层的超结结构。在超结结构中，p型半导体层的p型杂质量和n型半导体层的n型杂质量形成为相等。由此，即使p型以及n型杂质浓度高，漂移层也被完全耗尽，所以能维持高耐压。另外，为了减少导通阻抗，使用将超结结构中的p型半导体层形成为柱状、并在其上部形成岛状的p型基底层的结构。在该结构中，因为以跨过岛状的p型基底层之间的方式将栅电极形成为格子状、偏移格子状或者蜂巢状，所以沟道密度上升，从而实现低导通阻抗。但是，因为p型基底层和n型源电极经由栅电极的开口部而电连接，所以随着精细化的推进，p型基底层与源电极之间的接触不良的影响变大。其结果是，雪崩击穿时的空穴向源电极的排出被抑制，雪崩耐量降低。
发明内容
本发明的实施方式提供一种低导通阻抗且雪崩耐量高的半导体装置。
实施方式的半导体装置具备：第1导电型的第1半导体层，具有第1主面；第1导电型的第2半导体层；多个柱状的第2导电型的第3半导体层；多个岛状的第2导电型的第4半导体层；多个第1导电型的第5半导体层；多个第2导电型的第6半导体层；栅电极；层间绝缘膜；第1电极以及第2电极。所述第2半导体层设置在所述第1半导体层的第1主面上，且比所述第1半导体层的第1导电型的杂质浓度低。多个所述第3半导体层相互分离，且在所述第2半导体层中从所述第2半导体层的与所述第1半导体层相反侧的表面向所述第1半导体层延伸。多个所述第4半导体层设置于多个所述第3半导体层的各自的上端，且具有比所述第3半导体层的第2导电型杂质浓度高的第2导电型杂质浓度。所述第5半导体层选择性地设置于所述第4半导体层的表面的各个上，且具有比所述第2半导体层的所述第1导电型杂质浓度高的杂质浓度。所述第6半导体层将多个所述第4半导体层中、相邻的两个第4半导体层相互电连接，且具有比所述第4半导体层的所述第2导电型杂质浓度低的第2导电型杂质浓度。所述栅电极隔着栅极绝缘膜设置在所述第2半导体层、多个所述第6半导体层、多个所述第4半导体层以及多个所述第5半导体层之上，在多个所述第4半导体层以及多个所述第5半导体层之上具有多个开口部。所述层间绝缘膜从上方覆盖所述栅电极。所述第1电极与所述第1半导体层的和第1主面相反侧的第2主面电连接。所述第2电极通过所述层间绝缘膜与所述栅电极绝缘，并经由所述栅电极的所述开口部与多个所述第4半导体层以及多个所述第5半导体层电连接。
根据本发明的实施方式，能够提供低导通阻抗且雪崩耐量高的半导体装置。
附图说明
图1是第1实施方式的电力用半导体装置的要部立体图。
图2是第1实施方式的电力用半导体装置的、(a)通过图1的立体图的A-A的水平面的要部平面图、(b)通过图1的立体图的B-B的水平面的要部平面图。
图3是第1实施方式的电力用半导体装置的从上方观察图1的立体图看到的要部俯视图。
图4是说明第1实施方式的电力用半导体装置的动作的要部立体图。
图5是第1实施方式的变形例1的电力用半导体装置的、(a)与通过图1的立体图的A-A的水平面对应的水平面中的要部平面图、(b)与从上方观察图1的立体图的情况对应的要部俯视图。
图6是第1实施方式的变形例2的电力用半导体装置的、(a)与通过图1的立体图的A-A的水平面对应的水平面中的要部平面图、(b)与从上方观察图1的立体图的情况对应的要部俯视图。
图7是第2实施方式的电力用半导体装置的要部立体图。
图8是第2实施方式的电力用半导体装置的、(a)通过图7的立体图的D-D的水平面的要部平面图、(b)通过图7的立体图的E-E的水平面的要部平面图。
图9是从上方观察第2实施方式的电力用半导体装置的图7的立体图所看到的要部俯视图。
图10是第3实施方式的电力用半导体装置的、(a)与通过图1的立体图的A-A的水平面对应的水平面的要部平面图、(b)与通过图1的立体图的B-B的水平面对应的水平面的要部平面图。
图11是第3实施方式的电力用半导体装置的与从上方观察图1的立体图的情况对应的要部俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。实施方式中的说明中使用的图是用于易于说明的示意图，图中的各要素的形状、寸法、大小关系等在实际的实施中不必限于图中所示，在能够获得本发明的效果的范围内可以适当地变更。特别地，只要没有事先说明，以硅为一例来说明半导体材料。以第1导电型为n型、第2导电型为p型为例进行说明，不过当然也可以设为相反。n型杂质浓度以及p型杂质浓度分别是实质的n型杂质浓度以及实质的p型杂质浓度，分别表示n型杂质和p型杂质的补偿后的浓度。另外，在使用n-型、n型以及n+型的情况下，设为其杂质浓度有n-＜n＜n+的关系。关于p-形、p型、以及p+型也相同。
(第1实施方式)
使用图1～图4对第1实施方式进行说明。图1是第1实施方式的电力用半导体装置100的主要部分的要部立体图。图2是第1实施方式的电力用半导体装置的、(a)通过图1的立体图的A-A的水平面的要部平面图、以及(b)通过图1的立体图的B-B的水平面的要部平面图。图3是第1实施方式的电力用半导体装置的从上方观察图1的立体图所看到的要部俯视图，是省略了源电极14以及层间绝缘膜12的图。虚线表示隐藏在栅电极11的下部的层。另外，以虚线C划出的区域与图1的立体图示出的区域对应。图4是说明第1实施方式的电力用半导体装置的动作的要部立体图。图1～4都是说明MOSFET100的电流流过的元件区域的主要部分的图，关于元件区域外侧的区域即终端区域，由于不涉及本发明的本质，所以省略了说明。
如图1～图3所示，第1实施方式的电力用半导体装置100是以MOSFET为一例而说明的半导体装置，具备：具有第1主面的n+型(第1导电型)漏层(第1半导体层)1、n型柱层(第2半导体层)3、多个柱状的p型(第2导电型)柱层(第3半导体层)4、多个岛状的p型基底层(第4半导体层)5、多个n+型源层(第5半导体层)6、多个p型基底接合层(第6半导体层)8、栅电极11、层间绝缘膜12、第1电极13以及第2电极14。在n+型漏层1中，例如使用具有第1主面和与其对置的第2主面的硅基板。在硅基板的第1主面上形成后述的所需的各层之后，对第2主面侧进行研磨将硅基板设为规定的厚度，从而形成n+型漏层1。n-型缓冲层2设置于n+型漏层1的第1主面上。n-型缓冲层2例如通过外延成长来形成。
n型柱层3设置于n-型缓冲层2之上。n型柱层3的杂质浓度比n+型漏层1的n型杂质浓度低。多个p型柱层4设置于n型柱层3中，是在n型柱层3中从n型柱层3的与n+型漏层1相反侧的表面向n+型漏层1延伸的柱状结构。多个p型柱层的每一个，在各自之间隔着n型柱层3而分离。在本实施方式中，p型柱层4到达n-型缓冲层2，但也可以不到达n-型缓冲层2而停留在n型柱层3中。即、n型柱层3可以介于多个p型柱层4和n-型缓冲层2之间。另外，在本实施方式，如图2(a)所示，多个p型柱层4沿着多个列(未图示)的每一个列在Y方向上等间隔地配置，该多个列在与n+型漏层1的第1主面平行的Y方向(第1方向)延伸、并在与第1主面平行且与Y方向正交的X方向(第2方向)上等间隔地排列。即、从第1主面的垂直方向观察时，在n-型缓冲层2之上作为漂移层形成在第1主面的垂直方向延伸的多个柱状的p型柱层4在n型柱层3中配置为格子状的超结结构。
n型柱层3n通过在其中将多个p型柱层4配置为格子状，从而n型柱层3具有在Y方向以及X方向以条纹状延伸的格子形状。换言之，配置为格子状的多个p型柱层4是由具有格子形状的n型柱层3所形成的格子的孔。另外，n-型柱层3不是柱状结构，而是在Y方向以及X方向延伸的条纹状的格子形状，但如图1的立体图所示的那样，在剖面图中，看起来和p型柱层4同样地为柱状，所以为了方便称为柱层。以后的实施方式中也是相同的。
适当地设定各柱的尺寸和各杂质的离子注入的剂量，已使相邻的n型柱层3和p型柱层4的杂质量成为大致相同的杂质量。由此，即使各柱的杂质浓度高，超结结构也容易耗尽，所以能够一边维持漂移层的高耐压一边减少漂移阻抗。
n型柱层3和p型柱层4例如能够如下所示地形成。在n-型缓冲层2上形成具有与之同程度的杂质浓度的n-型外延层，之后，从n-型外延层的表面在形成p型柱层4的位置离子注入p型杂质，在形成n型柱层3的位置离子注入n型杂质。在p型杂质的离子注入中，例如使用具有多个排列为格子状的点状的开口的掩模，在n型杂质的离子注入中，例如使用覆盖离子注入p型杂质的部分的掩模。之后，在重复几次该n-型外延层的形成和p型以及n型杂质的离子注入之后，通过实施热处理，形成具有通过多级n型扩散层形成的n型柱层3以及通过多级p型扩散层形成的p型柱层4的超结结构。
另外，n型柱层3和p型柱层4还可以如下所示地形成。在n-型缓冲层之上形成n型外延层之后，如上所述地从其表面在形成p型柱层4的位置离子注入p型杂质。然后，通过在重复几次该n型外延层的形成和p型杂质的离子注入之后实施热处理，n型外延层成为n型柱层3，多级的p型杂质扩散层成为p型柱层4，形成超结结构。在这种情况下，n型外延层原样地成为n型柱层3，所以能够缩短制造工序。
如图2(b)所示，多个p型基底层5的各个层在多个p型柱层4的每一个的上部设置为岛状并电连接。从n+型漏层的第1主面的垂直方向观察时，岛状的p型基底层5具有比p型柱层4的平面区域还向外侧扩展的平面区域。p型基底层5与p型柱层3同样地，沿着在n+型漏层1的Y方向延伸、且在X方向等间隔地排列的多个列(未图示)的每一个列，在Y方向上等间隔地配置。即、从第1主面的垂直方向观察时，多个岛状的p型基底层5在n型柱层3中配置为格子状。n型柱层3通过将多个p型基底层5在其中配置为格子状，n型柱层3具有在Y方向以及X方向延伸为条纹状的格子形状。换言之，配置为格子状的多个p型基底层5是由具有格子形状的n型柱层3形成的格子的孔。p型基底层5具有比p型柱层4高的p型杂质浓度。
n+型源层6选择性地形成在多个p型基底层5的各自的表面上。n+型源层6具有比n型柱层3高的n型杂质浓度。n+型源层6形成在p型基底层5的表面中的X方向的两端部，并且从n型柱层3的上端部以之间隔着p型基底层4的方式分离。n+型源层6不形成在p型基底层5的表面中的Y方向的两端部。p+型接触层7形成在p型基底层5表面的由n+型源层6夹着的区域。p+型接触层7是为了与之后示出的源电极14取得欧姆接触并降低导通阻抗而设置的层。即使没有该层导通阻抗也仅提高一点，不会给本发明的效果造成影响，在本发明的技术思想范围内。
p型基底接合层8沿着Y方向形成在n型柱层3的上端部，以将沿着Y方向相邻的p型基底层5电连接起来的方式。p型基底接合层8的底部形成得比p型基底层5的底部还向n+型漏层1侧延伸(深)，并与连接到相邻的p型基底层之下的相邻的p型柱层4的每一个的上端部电连接。相邻的p型基底p型5以及相邻的p型柱层4各自沿着Y方向由p型基底接合层8电连接。
n型的J-FET层(第7半导体层)9的第1部分9以在Y方向延伸的方式形成在n型柱层3的上端部，在X方向被夹在相邻的两个p型基底层5之间并与这两个p型基底层5接合。n型J-FET层9具有与n型柱层3的n型杂质浓度大致相等或比之高的n型杂质浓度。
如图3所示，栅电极11隔着栅极绝缘膜10形成在n型柱层3、多个p型基底接合层8、多个p型基底层5以及多个n+型源层3之上。栅电极11具有多个开口部，从垂直于n+型漏层的第1主面的方向观察时，该开口部配置在各p型基底层5的平面区域的内侧，且形成为n+型源层6的一部分和p+型接触层7在开口部露出。即、该开口部的边缘配置在形成于p型基底层5的表面的n型源层6上。栅电极11例如使用掺杂了杂质的多晶硅。栅极绝缘膜10例如使用热氧化膜。栅电极11跨过各自相邻的p型基底层之间，且形成为覆盖处于p型基底层5之间的n型柱层3上。层间绝缘膜12形成为从上方覆盖栅电极11。层间绝缘膜12例如能够使用通过CVD(Chemical Vapor Deposition：化学气相沉积法)法等形成的硅氧化膜等。在本实施方式中，栅电极11在X方向和Y方向形成为格子形状，以便全部覆盖岛状的p型基底层5之间，所以与将栅电极形成为条纹状的情况相比，能够增大栅-漏电容。
漏电极13与n+型漏层1的第2主面电连接。源电极14通过层间绝缘膜12与栅电极11绝缘，并经由栅电极11的多个开口部与多个p+型接触层7以及多个n+型源层6分别欧姆接触。p型基底层5经由p+型接触层7与源电极14电连接。漏电极13以及源电极14例如能够使用铝或铜等金属。
接下来，使用图4说明本实施方式的MOSFET100的动作及特征。在本实施方式的MOSFET100中，在相对源电极14向漏电极13施加正的电位的状态下，在向栅电极11施加超过阈值的正的电位时，在栅电极11正下方的p型基底层7的表面通过反转分布形成沟道层。经由该沟道层，电流流经漏电极13、n+型漏层1、n-型缓冲层、n型柱层3、n型J-FET层9、p型基底层5、n+型源层6以及源电极14。MOSFET100在导通状态时流过的导通电流在p型基底层5和n型柱层连接的部分(或p型基底层5和n型J-FET层9连接的部分)流动。因此，在本实施方式中，在Y方向，由于p型基底层5和p型基底接合层8接合，所以导通电流不易流过，在X方向，p型基底层5和n型柱层接合所以电流易于流过。因此，如上所述，n+型源层6不需要形成在p型基底层5的表面的Y方向的两端，而形成在X方向的两端。
从漏电极13流到n型柱层3的导通电流从n型柱层3的整体经由n型J-FET层9流入p型基底层的X方向的两端，并经由n+型源层6而流到源电极。在此，n型J-FET层9起到减少从n型柱层3向p型基底层5的电流路径的阻抗的作用。n型J-FET层9的n型杂质浓度越高，越能降低该电流路径的阻抗。另外，通过将n型J-FET层9沿Y方向在n型柱层3上形成为条纹状，能够使导通电流在n型柱层3的Y方向扩散，所以能够进一步减少导通阻抗。
在本实施方式中，关于n型J-FET层9，作为其第1部分(在本实施方式中，仅第1部分)，以在n型柱层3的表面沿Y方向连续地延伸的方式形成为条纹状，但至少形成在由X方向相邻的两个p型基底层5之间夹着的部分即可(在这种情况下，n型J-FET层9的第1部分在Y方向分离并延伸)。在这种情况下，与本实施方式相比导通阻抗变高一点。另外，即使未在n型柱层3的Y方向延伸的部分全部形成n型J-FET层9的情况下，虽然MOSFET100的导通阻抗上升，但不会对本发明的效果造成影响，属于本发明的技术思想范围内。
接下来，考虑向栅电极11施加低于阈值的电位、MOSFET100成为截止状态的情况。在MOSFET100成为截止状态时，耗尽层从n型柱层3与p型柱层4的p-n接合界面开始扩展，由n型柱层3和p型柱层4构成的超结结构被完全耗尽。在此，如图4的虚线所示的那样，在n型柱层3与p型柱层4的p-n接合界面发生雪崩击穿时，通过雪崩击穿而产生的电子e和空穴h中、电子e经由n型柱层3、n+型漏层1排出到漏电极13，空穴h经由p型柱层4、p型基底层5、以及p+型接触层7排出到源电极14。在此，如图4所示，考虑在栅电极11的开口部，因为蚀刻不良等原因残留下层间绝缘膜12、从而引起源电极14和p+型接触层7之间的接触不良15的情况。在引起这样的接触不良15的部分，通过雪崩击穿而产生的空穴无法经由p型柱层4、p型基底层5、以及p+型接触层7排出到源电极14。其结果是，空穴蓄积到p型基底层5而p型基底层5与n型J-FET层9之间的界面电场上升并直至破坏。
但是，在本实施方式的MOSFET100中，即使发生这样的接触不良15，具有接触不良15的p型基底层5和与之邻接的p型基底层5在Y方向通过p型基底接合层8电气接合。因此，即使在具有接触不良15的p型基底层5下部的p型柱层4与n型柱层3之间的p-n接合界面发生雪崩击穿，由雪崩击穿产生的空穴也不会蓄积到具有该接触不良15的p型基底层5，而是经由通过p型基底接合层8接合的相邻的p型基底层5而排出到源电极14。在本实施方式的MOSFET100中，即使因栅电极11的开口部中的蚀刻不良等具有了p型基底层5和源电极14之间的接触不良15的情况下，MOSFET100也能够维持高的雪崩耐量。
在本实施方式中，p型基底接合层8形成得比p型基底层5还向n+型漏层1侧延伸(深)，在比p型基底层8还靠n+型漏层1侧，进一步形成为将形成于p型基底层5之下的相邻的两个p型柱层4电连接。其结果是，由雪崩击穿产生的空穴不仅在相邻的两个p型基底层5之间流动，还在相邻的两个p型柱层4之间流动，所以空穴的排出阻抗被进一步减少，所以能够较高地维持MOSFET100的雪崩耐量。因此，p型基底接合层8越向n+型漏层1侧延伸地形成，越能减少空穴的排出阻抗，所以能够进一步提高雪崩耐量。
但是，p型基底接合层8的底部越向n+型漏层1侧延伸形成，由p型柱层4和n型柱层3构成的超结的层叠方向的厚度越减小，所以耐压降低。另外，MOSFET100为导通状态时，扩展流到p型基底接合层8正下方的n型柱层的导通电流难以流动，所以导致导通阻抗的增加。因此，将p型基底接合层8的底部在垂直于n+型漏层1的第1主面的方向延伸到何处(进行加深吗)通过设计来设定即可。
也能够将p型基底接合层8形成得比p型基底层5浅，以将p型基底接合层8的底部配置得比p型基底层5的底部还靠近栅电极8侧。在这种情况下，p型基底接合层8仅被夹在相邻的两个p型基底层5之间而形成，仅与该两个p型基底层8接合，在其下部不与相邻的两个p型柱层4连接。在发生了源电极14与p型基底层5之间的接触不良15的情况下，与p型基底接合层8比p型基底层5形成得深的情况相比，由雪崩击穿所产生的空穴的排出阻抗升高，但这样的结构当然也能够与MOSFET100的标准对应。
接下来，使用图5对本实施方式的变形例1的MOSFET进行说明。图5是第1实施方式的变形例1的电力用半导体装置的、(a)与通过图1的立体图的A-A的水平面对应的水平面的要部平面图、(b)与从上方观察图1的立体图的情况对应的要部俯视图。另外，对与在本实施方式说明过的结构相同的结构部分使用相同的参照编号或记号，并省略其说明。主要对与本实施方式的不同点进行说明。
本实施方式的变形例1的MOSFET101与本实施方式的MOSFET100的n型柱层3以及p型柱层4在水平面内的排列方式不同，除此以外，是与本实施方式的MOSFET100相同的结构。因此，在本实施方式的变形例1的MOSFET101的说明中，省略使用与图1的立体图相当的图，使用与通过图1的立体图中的A-A的水平面对应的水平面的平面图(图5(a))以及与从上方观察图1的立体图所看到的俯视图对应的俯视图(图5(b))进行说明。
如图5所示，本实施方式的变形例1的MOSFET101与本实施方式的MOSFET100同样地，在n型柱层3中具有多个柱状的p型柱层4，该多个柱状的p型柱层4沿着在Y方向延伸且在X方向等间隔地排列的未图示的多个列的每一个，在Y方向上等间隔的配置，且在n+型漏层1的第1主面的垂直方向延伸。但是，在本实施方式的变形例1的MOSFET101中，配置在多个列中的一列的p型柱层4中的在Y方向相邻的两个p型柱层4之间的Y方向的中心位置，与配置在该列的相邻的列的p型柱层4中的一个在X方向上处于相邻的配置关系。即，在X方向每隔一列，p型柱层4的配置向Y方向偏移Y方向的p型柱层4的配置间隔的半周期量。多个p型柱层4在n型柱层3中配置为偏移格子状或交错状，n型柱层具有偏移格子形状或交错格子形状。在这一点上，本实施方式的变形例1的MOSFET101与本实施方式的MOSFET100不同。
在本实施方式的变形例1的MOSFET101中，也与本实施方式的MOSFET100同样地，即使在某一个p型基底层5与源电极14之间发生了接触不良15，具有接触不良15的p型基底层5和与之邻接的p型基底层5在Y方向通过p型基底接合层8电气接合。因此，即使在具有接触不良15的p型基底层5下部的p型柱层4与n型柱层3之间的p-n接合界面发生雪崩击穿，由雪崩击穿产生的空穴也不会蓄积到具有该接触不良15的p型基底层5，而是经由通过p型基底接合层8接合的相邻的p型基底层5排出到源电极14。MOSFET101即使由于栅电极11的开口部制造工序的蚀刻不良等而发生了p型基底层5和源电极14之间的接触不良15的情况下，也能够维持高的雪崩耐量。
接下来，使用图6对本实施方式的变形例2的MOSFET102进行说明。图6是第1实施方式的变形例2的电力用半导体装置的、(a)与通过图1的立体图的A-A的水平面对应的水平面的要部平面图、(b)是与从上方观察图1的立体图的情况对应的要部俯视图。另外，对与在本实施方式中说明过的结构部分使用相同的参照编号或记号，并省略其说明。主要对与本实施方式的不同点进行说明。
本实施方式的变形例2的MOSFET102与本实施方式的变形例1的MOSFET101同样地，与本实施方式的MOSFET100的n型柱层3以及p型柱层4在水平面内的排列方式不同，除此以外，是与本实施方式的MOSFET100相同的结构。以下，对与变形例1的MOSFET101的不同之处进行说明。
本实施方式的变形例2的MOSFET102，在变形例1的MOSFET101的p型柱层4以及p型基底层5的配置中，从n+型漏层1的垂直方向观察的平面形状分别为正六边形，其中的对置的一对边在X方向平行配置。即、六棱柱的多个p型柱层4以及形成于其上端部的六边形的岛状的多个p型基底层5在n型柱层3中配置为蜂窝状，构成蜂巢结构。栅电极11在多个p型基底层5的各自的上部具有多个正六边形的开口部。栅电极11的开口部的正六边形的边缘中的、在X方向对置的一对的两边的下部分别形成n+型源层6，在n+型源层6之间，在p型基底层5的表面形成p+型接触层7。导通电流沿X方向流过n型柱层3、p型基底层5、n+型源层6。本实施方式的变形例2的MOSFET102除了上述点以外，是与本实施方式以及本实施方式的变形例1相同的结构。
本实施方式的变形例2的MOSFET102仅仅n型柱层3中的p型柱层4的配置图案不同，所以能够取得和本实施方式的MOSFET100以及本实施方式的MOSFET101相同的效果。
(第2实施方式)
使用图7～图9对第2实施方式进行说明。图7是第2实施方式的电力用半导体装置200的主要部分的要部立体图。图8是第2实施方式的电力用半导体装置的、(a)通过图7的立体图的D-D的水平面的要部平面图、以及(b)通过图7的立体图的E-E的水平面的要部平面图。图9是从上方观察第2实施方式的电力用半导体装置的图7的立体图看到的要部俯视图，是省略到了源电极14以及层间绝缘膜12的图。图9中的虚线表示隐藏在栅电极11的下部的层。图7～9都是说明MOSFET200的电流流过的元件区域的主要部分的图，关于元件区域的外侧区域即终端区域，因为不涉及本发明的本质，所以省略了说明。另外，与在本实施方式说明过的结构相同的结构的部分使用相同的参照编号或记号并省略了说明。主要对与第1实施方式不同点进行说明。
如图7～图9所示，第2实施方式的MOSFET200在第1实施方式的MOSFET100中，在p型基底接合层8的表面具有与在Y方向相邻的两个p型基底层5连接的n型J-FET的第2部分9A。即、n型J-FET层9具有形成在n型柱层的表面并在Y方向延伸的第1部分9、以及与第1部分接合并在X方向延伸的上述第2部分9A。n型J-FET层9通过第1部分9和第2部分9A，在与n+型漏层1平行的平面内包围多个p型基底层5的各自的外周。
在本实施方式的MOSFET200中，n型J-FET层9的第2部分与p型基底层5在Y方向电气接合，所以在该部分也能够流过导通电流。因此，MOSFET200在p型基底层5的表面，在Y方向的两端也具有n+型源层6。MOSFET200在p型基底层5的表面具有环状的n+型源层6，在n+型源层6的内侧区域的p型基底层5表面具有p+型接触层7。在以上方面，本实施方式的MOSFET200与第1实施方式的MOSFET100不同。其余是相同的结构。
MOSFET200中通过上述结构，n+型源层6/p型基底层5/n型J-FET层9的沟道结构不仅沿X方向形成，还沿Y方向形成。由此，除了在n型柱层3、n型J-FET层的第1部分9、沿X方向的p型基底层5以及沿X方向的n+型源层6的路径上流过导通电流外，在n型柱层3、n型J-FET层的第1部分9、n型J-FET层的第2部分、沿Y方向的p型基底层5以及沿Y方向的n+型源层6的路径上也流过导通电流。因此，本实施方式的MOSFET200与第1实施方式的MOSFET100相比，能够减少沟道阻抗，所以导通阻抗低。
在图7中，n型J-FET层的第2部分9A沿Y方向形成于p型基底接合层8的表面并与在Y方向相邻的p型基底层5接合，其底部形成得比p型基底层5的底部靠栅电极11侧(比p型基底层5浅)。n型J-FET层的第2部分9A的底部越是形成得比p型基底层5的底部靠近n+型漏层1侧(比p型基底层5深)，沿Y方向的n+型源层6/p型基底层5/n型J-FET层9A的沟道阻抗越减少。但是，n型J-FET层的第2部分9A的底部越深，存在于n型J-FET层的第2部分9A和n型柱层3之间的p型基底接合层8在Y方向的剖面积越窄，所以由雪崩击穿所产生的空穴的排出阻抗变高、MOSFET200的雪崩耐量减少。因此，n型J-FET层的第2部分9A的底部与p型基底接合层8的底部设置在什么样的位置，通过设计来最优化。
本实施方式的MOSFET200与第1实施方式的MOSFET100同样地，即使在某个p型基底层5与源电极14之间发生了接触不良15，具有接触不良15的p型基底层5和与之相邻的p型基底层5在Y方向通过p型基底接合层8而电气接合。所以，即使在具有接触不良15的p型基底层5的下部的p型柱层4和n型柱层3之间的p-n接合界面发生雪崩击穿，由雪崩击穿产生的空穴不会蓄积到具有该接触不良15的p型基底层5，而是经由通过p型基底接合层8接合的相邻的p型基底层5排出到源电极14。在MOSFET200中，即使因为栅电极11的开口部的制造工序的蚀刻不良等发生了p型基底层5与源电极14之间的接触不良15，也能维持高的雪崩耐量。
另外，本实施方式的MOSFET200在p型基底接合层8的表面具有与Y方向相邻的两个p型基底层5连接的n型J-FET的第2部分9A，所以，n+型源层6/p型基底层5/n型J-FET层9的沟道不仅沿X方向形成，还沿Y方向形成。由此，本实施方式的MOSFET200与第1实施方式的MOSFET100相比能够进一步减少导通阻抗。
虽然说明省略了，但在本实施方式当然也能应用第一实施方式的变形例1以及变形例2。
(第3实施方式)
使用图10～图11对第3实施方式进行说明。图10是第3实施方式的电力用半导体装置的、(a)与图1的立体图的A-A对应的位置的水平面的要部平面图、以及(b)与图1的立体图的B-B对应的位置的水平面的要部平面图。图11是第3实施方式的电力用半导体装置的与从上方观察图1的立体图看到的要部俯视图对应的俯视图，是省略了源电极14以及层间绝缘膜12的图。图11中的虚线表示隐藏在栅电极11的下部的层。图10～11都是说明MOSFET300的电流流过的元件区域的主要部分的图，关于元件区域的外侧区域即终端区域，因为不涉及本发明的本质，所以省略了说明。另外，对与在本实施方式中说明过的结构相同的结构部分使用相同的参照编号或记号并省略其说明。另外，关于本实施方式的电力用半导体装置的要部立体图，省略了和第1实施方式的立体图大致相同的结构，主要对与第1实施方式不同的点进行说明。
如图10～图11所示，第3实施方式的MOSFET300在第1实施方式的MOSFET100中，进一步具有含有p型半导体层的连结部8A。被配置到配置有多个p型基底层5的多个列中的一个列的p型基底接合层8、与配置到与该列相邻的列的p型基底接合层8通过连结部8A在X方向连结。连结部8A具有与p型基底接合层8相同的p型杂质浓度，能够与p型基底接合层8一体地形成。由此，在X方向，相邻的两个p型基底接合层8通过连结部8A连结，所以由在具有接触不良15的p型基底层5的下部发生的雪崩击穿产生的空穴不仅从在Y方向邻接的p型基底层排出，还能从在X方向邻接的p型基底层5排出。因此，能够进一步降低空穴的排出阻抗，所以，MOSFET300的雪崩耐量提高。
在图10(b)中，形成在n型柱层3的表面的n型J-FET层9在Y方向通过p型基底接合层8的连结部8A而离开分离，沿着Y方向离散地延伸。不过，n型J-FET层9当然也可以形成在p型连结层8A的表面，并沿Y方向连续地延伸。在后者的情况下，通过n型J-FET层9，导通电流在n型柱层3中在Y方向扩散，所以导通阻抗进一步降低。
另外，如第2实施方式中所示的那样，n型J-FET层9也可以进一步在将沿着Y方向相邻的两个p型基底层5接合起来的p型基底接合层8的表面设置n型J-FET层9的第2部分。在这种情况下，跨过n型柱层3、p型基底接合层8以及p型基底接合层的连结部8A的表面形成第1部分9和第2部分9A一体化的n型J-FET层9。
本实施方式的MOSFET300与第1实施方式的MOSFET100同样地，即使在某一p型基底层5与源电极14之间发生了接触不良15的情况下，具有接触不良15的p型基底层5和与之邻接的p型基底层5在Y方向通过p型基底接合层8电气接合。所以，即使在具有接触不良15的p型基底层5的下部的p型柱层4与n型柱层3之间的p-n接合界面发生了雪崩击穿，由雪崩击穿产生的空穴也不会蓄积到具有该接触不良15的p型基底层5，而是经由通过p型基底接合层8接合的相邻的p型基底层5排出到源电极14。在MOSFET300中，即使因为栅电极11的开口部的制造工序的蚀刻不良等而发生了p型基底层5与源电极14之间的接触不良15，也能维持高的雪崩耐量。
另外，本实施方式的MOSFET300在第1实施方式的MOSFET100中，进一步具有由将配置在多个列中的一个列的p型基底接合层8和配置到与该列相邻的列的p型基底接合层8在X方向连结起来的含有p型半导体层的连结部8A，该多个列配置有多个p型基底层5。由此，MOSFET300不仅从沿着Y方向相邻的p型基底层5排出由雪崩击穿产生的空穴，而且还能从沿着X方向相邻的p型基底层5排出。MOSFET300能够具有更高雪崩耐量。
虽然省略了说明，但是在本实施方式当然也能应用第1实施方式的变形例1以及变形例2。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示，并不用于限定发明的范围。这些新的实施方式能够通过其他各种方式实施，在不脱离发明的要旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含于发明的范围和要旨，并且包含于权利要求书记载的发明及其均等的范围内。

Claims (11)

1.一种电力用半导体装置，其特征在于，具备：
第1导电型的第1半导体层，具有第1主面；
第2半导体层，设置于所述第1半导体层的第1主面上，比所述第1半导体层的第1导电型的杂质浓度低；
相互分离的多个柱状的第2导电型的第3半导体层，在所述第2半导体层中从所述第2半导体层的与所述第1半导体层相反侧的表面向所述第1半导体层延伸；
多个岛状的第2导电型的第4半导体层，设置于多个所述第3半导体层各自的上端，具有比所述第3半导体层的第2导电型杂质浓度高的第2导电型杂质浓度；
多个第1导电型的第5半导体层，分别选择性地设置于所述第4半导体层的表面，具有比所述第2半导体层的所述第1导电型的杂质浓度高的杂质浓度；
第2导电型的多个第6半导体层，将多个所述第4半导体层中的、相邻的两个第4半导体层相互电连接，并且具有比所述第4半导体层的所述第2导电型的杂质浓度低的第2导电型杂质浓度；
栅电极，在所述第2半导体层、多个所述第6半导体层、多个所述第4半导体层以及多个所述第5半导体层之上隔着栅极绝缘膜设置，且在多个所述第4半导体层以及多个所述第5半导体层之上具有多个开口部；
层间绝缘膜，从上方覆盖所述栅电极；
第1电极，与所述第1半导体层的与第1主面相反侧的第2主面电连接；以及
第2电极，通过所述层间绝缘膜与所述栅电极绝缘，并经由所述栅电极的所述开口部与多个所述第4半导体层以及多个所述第5半导体层电连接，
多个所述第6半导体层的底部比多个所述第4半导体层的底部更向所述第1半导体层侧延伸，
多个所述第6半导体层还将两个相邻的第3半导体层电连接起来，该两个相邻的第3半导体层分别连接于被相互电连接了的相邻的两个第4半导体层之下。
2.根据权利要求1所述的电力用半导体装置，其特征在于，
多个所述第3半导体层以及多个所述第4半导体层沿着多个列配置，该多个列沿着平行于所述第1主面的第1方向延伸、并在与所述第1方向正交且平行于所述第1主面的第2方向排列，
形成于多个所述列的多个所述第4半导体层沿着所述第1方向通过多个所述第6半导体层相互电连接。
3.根据权利要求2所述的电力用半导体装置，其特征在于，
还具备第1导电型的第7半导体层，该第7半导体层具有设置于所述第2半导体层的表面、与多个所述第4半导体层中在所述第2方向相邻的第4半导体层的每一个接合的第1部分，
所述第7半导体层具有比所述第2半导体层的第1导电型杂质浓度高的第1导电型杂质浓度。
4.根据权利要求3所述的电力用半导体装置，其特征在于，
所述第7半导体层的所述第1部分沿着所述第1方向延伸。
5.根据权利要求4所述的电力用半导体装置，其特征在于，
所述第7半导体层还具有第2部分，该第2部分在所述第2方向延伸、形成于所述第6半导体层的表面且将在所述第1方向相邻的第4半导体层之间接合起来，
通过所述第7半导体层的所述第1部分以及所述第2部分，在与所述第1主面平行的平面内包围多个所述第4半导体层的至少一个。
6.根据权利要求5所述的电力用半导体装置，其特征在于，
多个所述第5半导体层沿着所述栅电极的多个所述开口部的边缘形成为环状。
7.根据权利要求2所述的电力用半导体装置，其特征在于，
沿着多个所述列的各列排列的多个所述第4半导体层在所述第1方向以及所述第2方向上等间隔地分开配置，且排列成格子状。
8.根据权利要求2所述的电力用半导体装置，其特征在于，
多个所述第4半导体层在所述第1方向上等间隔地分开配置，
配置在多个所述列中的一列的第4半导体层中相邻的两个第4半导体层的第1方向的中心的位置，与配置在与所述一列相邻的其它列的第4半导体层中的一个在第2方向上相邻。
9.根据权利要求8所述的电力用半导体装置，其特征在于，
从所述第1主面的垂直方向观察多个所述第4半导体层看到的平面形状通过六边形形成，
所述平面形状的一边与第2方向平行。
10.根据权利要求2所述的电力用半导体装置，其特征在于，
在所述第2半导体层中还设置有由第2导电型的半导体层构成的连结部，该连结部在所述第2方向将配置在多个所述列中的一列的多个所述第6半导体层中的一个第6半导体层和配置在与所述一列相邻的列的另一个第6半导体层电连接起来。
11.根据权利要求10所述的电力用半导体装置，其特征在于，
还具有第1导电型的第7半导体层，该第7半导体层具备：
沿所述第1方向延伸的第1部分，该第1部分设置于所述第2半导体层的表面以及所述连结部的表面，且与多个所述第4半导体层中在所述第2方向相邻的第4半导体层的每一个接合；以及
第2部分，该第2部分在所述第2方向延伸，形成于所述第6半导体层的表面且将在所述第1方向相邻的第4半导体层之间接合起来，
所述第7半导体层具有比所述第2半导体层的第1导电型杂质浓度高的第1导电型杂质浓度，
通过所述第7半导体层的所述第1部分以及所述第2部分，在与所述第1主面平行的平面内包围多个所述第4半导体层中的至少一个。
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