CN102693751B - 半导体存储装置的地址延迟电路 - Google Patents

Abstract

本发明提供一种半导体存储装置的地址延迟电路，包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲且经过与时钟的一个周期的第一设定倍数对应的时间之后产生第一控制脉冲；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲且经过与时钟的一个周期的第二设定倍数对应的时间之后产生第二控制脉冲；第一地址存储单元，所述第一地址存储单元被配置成响应于第一控制脉冲来接收和储存第一组外部地址，且输出第一组内部地址；以及第二地址存储单元，所述第二地址存储单元被配置成响应于第二控制脉冲来接收和储存第二组外部地址，且输出第二组内部地址。

Description

半导体存储装置的地址延迟电路

相关申请的交叉引用

本申请要求于2011年3月23日提交至韩国专利局的韩国申请No.10-2011-0025758的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体集成电路，更具体而言，涉及一种半导体存储装置的地址延迟电路。

背景技术

一般来说，半导体存储装置的地址延迟电路将接收自半导体存储装置外部的外部地址延迟，并输出内部地址。

图1是示出已知的半导体存储装置的地址延迟电路16的图，其示出了在经过时钟CLK的五个周期之后输出三个外部地址Address<0:2>作为三个内部地址Address_dl<0:2>的例子。

参见图1，常规的半导体存储装置的地址延迟电路16包括第一触发器1、第二触发器2、...、第十五触发器15。

第一触发器1、第二触发器2、...、第五触发器5相互串联。第一触发器1接收第一外部地址Address<0>，第五触发器5输出第一内部地址Address_dl<0>。

第六触发器6、第七触发器7、...、第十触发器10相互串联。第六触发器6接收第二外部地址Address<1>，第十触发器10输出第二内部地址Address_dl<1>。

第十一触发器11、第十二触发器12、...、第十五触发器15相互串联。第十一触发器11接收第三外部地址Address<2>，第十五触发器15输出第三内部地址Address_dl<2>。

第一触发器1、第二触发器2、...、第十五触发器15中的每个分别响应于时钟CLK而执行输入操作、存储操作和输出操作。

参见图1，已知的半导体存储装置的地址延迟电路16要求相互串联的多个触发器，从而延迟一个外部地址以输出一个内部地址。更具体来说，根据延迟时间，即要延迟的时钟周期，需要与时钟的周期的数目相对应的相互串联连接的触发器。因此，随着半导体存储装置的外部地址的数目和延迟时间的增加，由于需要大量的触发器，因此地址延迟电路的面积可能会增大并且电流消耗可能也会增加。

发明内容

本发明描述了一种半导体存储装置的地址延迟电路，所述地址延迟电路能够在以与常规半导体存储装置的地址延迟电路的延迟时间基本相同的延迟时间操作的同时减少电路面积和电流消耗。

在本发明的一个实施例中，一种半导体存储装置的地址延迟电路包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲且经过与时钟的一个周期的第一设定倍数对应的时间之后产生第一控制脉冲；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲且经过与时钟的一个周期的第二设定倍数对应的时间之后产生第二控制脉冲；第一地址存储单元，所述第一地址存储单元被配置成响应于第一控制脉冲来接收和储存第一组外部地址，且输出第一组内部地址；以及第二地址存储单元，所述第二地址存储单元被配置成响应于第二控制脉冲来接收和储存第二组外部地址，且输出第二组内部地址。

在本发明的一个实施例中，一种半导体存储装置的地址延迟电路包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲以及经过时钟的一个周期时产生第一控制脉冲，并在输入第一组列地址选通脉冲后经过时钟的第一设定周期时产生第二控制脉冲；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲以及经过时钟的一个周期时产生第三控制脉冲，并在输入第二组列地址选通脉冲后经过时钟的第二设定周期时产生第四控制脉冲；第一地址存储单元，所述第一地址存储单元被配置成响应于第一控制脉冲而接收、储存和输出第一组外部地址；第二地址存储单元，所述第二地址存储单元被配置成响应于第二控制脉冲来接收和储存第一地址存储单元的输出，并输出第一组内部地址；第三地址存储单元，所述第三地址存储单元被配置成响应于第三控制脉冲而接收、储存和输出第二组外部地址；以及第四地址存储单元，所述第四地址存储单元被配置成响应于第四控制脉冲来接收和储存第三地址存储单元的输出，并输出第二组内部地址。

在本发明的一个实施例中，一种半导体存储装置的地址延迟电路包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元包括被配置成接收第一组列地址选通脉冲并产生第一控制脉冲的第一触发器、以及被配置成接收第一触发器的输出并产生第二控制脉冲的第二触发器和第三触发器，第二触发器和第三触发器相互串联；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元包括被配置成接收第二组列地址选通脉冲并产生第三控制脉冲的第四触发器、以及被配置成接收第四触发器的输出并产生第四控制脉冲的第五触发器和第六触发器，第五触发器和第六触发器相互串联；第一地址存储单元，所述第一地址存储单元包括被配置成响应于第一控制脉冲而接收、储存和输出第一组外部地址的第七触发器；第二地址存储单元，所述第二地址存储单元包括被配置成响应于第二控制脉冲来接收和储存第一地址存储单元的输出、并输出第一组内部地址的第八触发器；第三地址存储单元，所述第三地址存储单元包括被配置成响应于第三控制脉冲而接收、储存和输出第二组外部地址的第九触发器；以及第四地址存储单元，所述第四地址存储单元包括被配置成响应于第四控制脉冲来接收和储存第三地址存储单元的输出、并输出第二组内部地址的第十触发器。

附图说明

结合附图来描述特征、方面和实施例，在附图中：

图1是常规的半导体存储装置的地址延迟电路的配置图；

图2是根据一个实施例的半导体存储装置的地址延迟电路的配置图；

图3是说明一个根据实施例的半导体存储装置的地址延迟电路的时序图；

图4是根据一个实施例的半导体存储装置的地址延迟电路的配置图；以及

图5是根据一个实施例的半导体存储装置的地址延迟电路的配置图。

具体实施方式

以下，将详细结合附图通过示例性实施例来描述根据本发明的半导体存储装置的地址延迟电路。

参见图2，根据一个实施例的半导体存储装置的地址延迟电路50包括控制脉冲发生单元10和第一延迟单元20、第二延迟单元30、第三延迟单元40。

当输入列地址选通脉冲CASP6_AL且经过时钟CLK的一个周期时，控制脉冲发生单元10产生第一控制脉冲ctrl_pulse1。当产生第一控制脉冲ctrl_pulse1且经过时钟CLK的两个周期时，控制脉冲发生单元10产生第二控制脉冲ctrl_pulse2。当产生第二控制脉冲ctrl_pulse2且经过时钟CLK的两个周期时，控制脉冲发生单元10产生第三控制脉冲ctrl_pulse3。列地址选通脉冲CASP6_AL在半导体存储装置执行读取操作或写入操作时产生。

控制脉冲发生单元10包括相互串联的第一触发器11、第二触发器12、...、第五触发器15。第一触发器11、第二触发器12、...、第五触发器15中的每个响应于时钟CLK而执行输入操作、存储操作和输出操作。第一触发器11被配置成接收列地址选通脉冲CASP6_AL和输出第一控制脉冲ctrl_pulse1。第三触发器13被配置成输出第二控制脉冲ctrl_pulse2。第五触发器15被配置成输出第三控制脉冲ctrl_pulse3。

第一延迟单元20被配置成响应于第一控制脉冲ctrl_pulse1、第二控制脉冲ctrl_pulse2、第三控制脉冲ctrl_pulse3来延迟第一外部地址Address<0>，并输出延迟后的地址作为第一内部地址Address_dl<0>。

第一延迟单元20包括相互串联的第六触发器21、第七触发器22、第八触发器23。第六触发器21被配置成接收、储存和输出第一外部地址Address<0>。这里，第六触发器21响应于第一控制脉冲ctrl_pulse1而操作。第七触发器22被配置成接收、储存和输出第六触发器21的输出信号。这里，第七触发器22响应于第二控制脉冲ctrl_pulse2而操作。第八触发器23被配置成响应于第三控制脉冲ctrl_pulse3来接收和储存第七触发器22的输出信号，并输出第一内部地址Address_dl<0>。

第二延迟单元30被配置成响应于第一控制脉冲ctrl_pulse1、第二控制脉冲ctrl_pulse2、第三控制脉冲ctrl_pulse3来延迟第二外部地址Address<1>，并输出延迟后的地址作为第二内部地址Address_dl<1>。

第二延迟单元30包括相互串联的第九触发器31、第十触发器32、...、第十一触发器33。第九触发器31被配置成接收、储存和输出第二外部地址Address<1>。这里，第九触发器31响应于第一控制脉冲ctrl_pulse1而操作。第十触发器32被配置成接收、储存和输出第九触发器31的输出信号。这里，第十触发器32响应于第二控制脉冲ctrl_pulse2而操作。第十一触发器33被配置成接收和储存第十触发器32的输出信号。这里，第十一触发器33响应于第三控制脉冲ctrl_pulse3而操作，并输出第二内部地址Address_dl<1>。

第三延迟单元40被配置成响应于第一控制脉冲ctrl_pulse1、第二控制脉冲ctrl_pulse2、第三控制脉冲ctrl_pulse3来延迟第三外部地址Address<2>，并输出延迟后的地址作为第三内部地址Address_dl<2>。

第三延迟单元40包括相互串联的第十二触发器41、第十三触发器42、第十四触发器43。第十二触发器41被配置成接收、储存和输出第三外部地址Address<2>。这里，第十二触发器41响应于第一控制脉冲ctrl_pulse1而操作。第十三触发器42被配置成接收、储存和输出第十二触发器41的输出信号。这里，第十三触发器42响应于第二控制脉冲ctrl_pulse2而操作。第十四触发器43被配置成接收和储存第十三触发器42的输出信号。这里，第十四触发器43响应于第三控制脉冲ctrl_pulse3而操作，并输出第三内部地址Address_dl<2>。

以下将参考图2描述根据一个实施例的如上述配置的半导体存储装置的地址延迟电路50的操作。

当读取命令或写入命令被输入到半导体存储装置中且执行读取操作或写入操作时，产生列地址选通脉冲CASP6_AL。

当输入列地址选通脉冲CASP6_AL且经过时钟CLK的一个周期时，控制脉冲发生单元10产生第一控制脉冲ctrl_pulse1。当产生第一控制脉冲ctrl_pulse1且经过时钟CLK的两个周期时，控制脉冲发生单元10产生第二控制脉冲ctrl_pulse2。当产生第二控制脉冲ctrl_pulse2且经过时钟CLK的两个周期时，控制脉冲发生单元10产生第三控制脉冲ctrl_pulse3。

由于除了输入的外部地址不同以外第一延迟单元20、第二延迟单元30和第三延迟单元40具有实质相同的配置且执行实质相同的操作，因而将仅描述第一延迟单元20的操作。

第一延迟单元20包括相互串联的第六触发器21、第七触发器22、第八触发器23。当输入第一控制脉冲ctrl_pulse1时，第六触发器21接收、储存和输出第一外部地址Address<0>。当输入第二控制脉冲ctrl_pulse2时，第七触发器22接收、储存和输出第六触发器21的输出信号。当输入第三控制脉冲ctrl_pulse3时，第八触发器23接收和储存第七触发器22的输出信号，并输出第一内部地址Address_dl<0>。

结果，当输入列地址选通脉冲CASP6_AL且经过时钟CLK的五个周期时，第一延迟单元20输出当输入列地址选通脉冲CASP6_AL时接收到的第一外部地址信号Address<0>，作为第一内部地址Address_dl<0>。

以相同的方式，当输入列地址选通脉冲CASP6_AL且经过时钟CLK的五个周期时，与第一延迟单元20具有实质相同配置的第二延迟单元30和第三延迟单元40分别输出当输入列地址选通脉冲CASP6_AL时接收到的第二外部地址信号Address<1>和第三外部地址信号Address<2>，作为第二内部地址Address_dl<1>和第三内部地址Address_dl<2>。

根据实施例的如图2所示的半导体存储装置的地址延迟电路50被配置成将三个外部地址延迟时钟的五个周期。然而，本领域技术人员显然可以认识到，外部地址的数目和延迟时间(设定的时钟的周期)是可以改变的。由于在图1所示的现有技术中使用的触发器的数目是15而在图2所示的实施例中触发器的数目是14，可以确定与现有技术相比在实施例中可以将触发器的数目减少一个。然而，当外部地址的数目和延迟时间(设定的时钟的周期)增加时，与现有技术相比在实施例中可以显著减少触发器的数目。

图1所示的延迟型地址延迟电路16被配置成将三个外部地址延迟时钟的五个周期。图1所示的延迟型地址延迟电路16所需要的触发器与外部地址数目乘以延迟时间(设定的时钟的周期)所获得的结果相对应。也就是说，触发器的数目是25，这对于将五个外部地址延迟时钟的五个周期来说是必需的。

然而，根据实施例的地址延迟电路50需要被配置给控制脉冲发生单元10以执行与时钟的五个周期相对应的延迟操作的五个触发器、以及用以延迟五个外部地址的十五个触发器。即，在实施例中，与现有技术相比，用于将五个外部地址延迟时钟的五个周期的触发器的数目可以减少五个。因而，当外部地址的数目和延迟时间(设定的时钟的周期)增加时，与现有技术相比在实施例中可以显著减少触发器的数目。

根据实施例的如图2所示的半导体存储装置的地址延迟电路50可以在外部地址值实质保持了时钟CLK的两个周期时操作。如果外部地址值在少于时钟的两个周期的时间内发生变化，则可能不能使用地址延迟电路50。

随着半导体存储装置以高速操作，时钟频率会增加。因此，对应于时钟的两个周期的时间会减少。

一般来说，只有当满足输入信号的设置/保持时间时，触发器才可以正常地工作。

然而，随着半导体存储装置以高速操作，时钟频率增加且外部地址的设置/保持时间减少，使得当不满足输入信号的设置/保持时间时，图2所示的半导体存储装置的地址延迟电路50可能不能正常工作。

图3是说明随着时钟频率的增加能够提高外部地址的设置/保持余量的方法的时序图。图3示出了能够每两个时钟周期执行一次读取操作或写入操作的半导体存储装置的例子。

参见图3，在图2所示的半导体存储装置的地址延迟电路50中，根据时钟CLK的每两个周期输入一次的读取命令RD/写入命令WT，列地址选通脉冲CASP6_AL也是每两个时钟周期产生一次。在这种情况下，第一、第二、第三外部地址Address<0:2>将它们自身的值实质保持时钟的两个周期。

根据实施例的半导体存储装置的地址延迟电路可以用于其中半导体存储装置的存储体(bank)被分成第一组和第二组的半导体存储装置，当向第一组的存储体输入读取命令或写入命令时，将下一个读取命令或写入命令输入至第二组的存储体。

在根据实施例的半导体存储装置的地址延迟电路中，每时钟的两个周期执行一次读取操作或写入操作，并且外部地址Address_BK<0:2>和Address_BKB<0:2>可以实质保持时钟的四个周期，这使得可以增加信号余量。

参见图4，半导体存储装置的地址延迟电路100-3包括第一地址延迟电路100-1和第二地址延迟电路100-2。

第一地址延迟电路100-1被配置成当输入第一组列地址选通脉冲CASP6_BK时接收第一组外部地址Address_BK<0:2>，并当经过时钟CLK的预定周期时输出储存的第一组外部地址Address_BK<0:2>作为第一组内部地址Address_BK_dl<0:2>。

第二地址延迟电路100-2被配置成当输入第二组列地址选通脉冲CASP6_BKB时接收第二组外部地址Address_BKB<0:2>，并当经过时钟CLK的预定周期时输出储存的第二组外部地址Address_BKB<0:2>作为第二组内部地址Address_BKB_dl<0:2>。

第一地址延迟电路100-1和第二地址延迟电路100-2可以具有实质相同的内部配置，并可以分别被配置成如图2所示的那样。第一地址延迟电路100-1和第二地址延迟电路100-2中的每个包括控制脉冲发生单元10、第一延迟单元20、第二延迟单元30和第三延迟单元40。由于以上已经描述了控制脉冲发生单元10、第一延迟单元20、第二延迟单元30和第三延迟单元40的连接、配置和操作，所以将省略对它们的描述。

根据实施例的如上述配置的半导体存储装置的地址延迟电路100-3可以提高信号余量。然而，由于需要将具有实质相同配置的第一地址延迟电路100-1和第二地址延迟电路100-2设置成如图2所示的地址延迟电路50，所以电路面积增加为根据实施例的地址延迟电路50的两倍。

就此而言，根据一个实施例的半导体存储装置的地址延迟电路400可以将电路面积最小化同时将外部地址的余量最大化。

参见图5，根据一个实施例的半导体存储装置的地址延迟电路400包括第一组控制脉冲发生单元100、第二组控制脉冲发生单元200、以及第一地址存储单元310、第二地址存储单元320、...、第六地址存储单元360。

当输入第一组列地址选通脉冲CASP6_BK并且经过时钟CLK的一个周期时，第一组控制脉冲发生单元100产生第一控制脉冲ctrl_pulse_BK1。当产生第一控制脉冲ctrl_pulse_BK1并经过时钟CLK的两个周期时，第一组控制脉冲发生单元100产生第二控制脉冲ctrl_pulse_BK2。当产生第二控制脉冲ctrl_pulse_BK2并经过时钟CLK的两个周期时，第一组控制脉冲发生单元100产生第三控制脉冲ctrl_pulse_BK3。

第一组控制脉冲发生单元100包括相互串联的第一触发器101、第二触发器102、...第五触发器105。第一触发器101被配置成接收第一组列地址选通脉冲CASP6_BK和时钟CLK，并产生第一控制脉冲ctrl_pulse_BK1。第二触发器102被配置成接收第一触发器101的输出信号和时钟CLK。第三触发器103被配置成接收第二触发器102的输出信号和时钟CLK，并产生第二控制脉冲ctrl_pulse_BK2。第四触发器104被配置成接收第三触发器103的输出信号和时钟CLK。第五触发器105被配置成接收第四触发器104的输出信号和时钟CLK，并产生第三控制脉冲ctrl_pulse_BK3。

当输入第二组列地址选通脉冲CASP6_BKB且经过时钟CLK的一个周期时，第二组控制脉冲发生单元200产生第四控制脉冲ctrl_pulse_BKB1。当产生第四控制脉冲ctrl_pulse_BKB1且经过时钟CLK的两个周期时，第二组控制脉冲发生单元200产生第五控制脉冲ctrl_pulse_BKB2。当产生第五控制脉冲ctrl_pulse_BKB2且经过时钟CLK的两个周期时，第二组控制脉冲发生单元200产生第六控制脉冲ctrl_pulse_BKB3。

第二组控制脉冲发生单元200包括相互串联的第六触发器201、第七触发器202、...、第十触发器205。第六触发器201被配置成接收第二组列地址选通脉冲CASP6_BKB和时钟CLK，并产生第四控制脉冲ctrl_pulse_BKB1。第七触发器202被配置成接收第六触发器201的输出信号和时钟CLK。第八触发器203被配置成接收第七触发器202的输出信号和时钟CLK，并产生第五控制脉冲ctrl_pulse_BKB2。第九触发器204被配置成接收第八触发器203的输出信号和时钟CLK。第十触发器205被配置成接收第九触发器204的输出信号和时钟CLK，并产生第六控制脉冲ctrl_pulse_BKB3。

第一地址存储单元310被配置成响应于第一控制脉冲ctrl_pulse_BK1而接收并储存第一组外部地址Address_BK<0:2>。即，根据一个例子，当读取命令或写入命令输入到半导体存储装置、产生第一组列地址选通脉冲CASP6_BK且经过时钟CLK的一个周期时，第一地址存储单元310接收并储存第一组外部地址Address_BK<0:2>。

第一地址存储单元310包括第十一触发器311、第十二触发器312和第十三触发器313。第十一触发器311、第十二触发器312和第十三触发器313被配置成接收、储存和输出第一组外部地址Address_BK<0:2>。这里，第十一触发器311、第十二触发器312和第十三触发器313响应于第一控制脉冲ctrl_pulse_BK1而操作。

第二地址存储单元320被配置成响应于第四控制脉冲ctrl_pulse_BKB1而接收并储存第二组外部地址Address_BKB<0:2>。即，当输入关于半导体存储装置的第一组存储体的读取命令或写入命令然后输入下一读取命令或写入命令、且经过时钟CLK的一个周期时，第二地址存储单元320接收并储存关于半导体存储装置的第二组存储体的第二组外部地址Address_BKB<0:2>。

第二地址存储单元320包括第十四触发器321、第十五触发器322和第十六触发器323。第十四触发器321、第十五触发器322和第十六触发器323被配置成接收、储存和输出第二组外部地址Address_BKB<0:2>。这里，第十四触发器321、第十五触发器322和第十六触发器323响应于第四控制脉冲ctrl_pulse_BKB1而操作。

第三地址存储单元330被配置成响应于第二控制脉冲ctrl_pulse_BK2而接收并储存第一地址存储单元310的输出。根据一个例子，当产生第一组列地址选通脉冲CASP6_BK且经过时钟CLK的三个周期时，第三地址存储单元330接收并储存在产生第一组列地址选通脉冲CASP6_BK后经过时钟CLK的一个周期时接收到的第一组外部地址Address_BK<0:2>。

第三地址存储单元330包括第十七触发器331、第十八触发器332和第十九触发器333。第十七触发器331、第十八触发器332和第十九触发器333被配置成接收、储存和输出第一地址存储单元310的输出。这里，第十七触发器331、第十八触发器332和第十九触发器333响应于第二控制脉冲ctrl_pulse_BK2而操作。

第四地址存储单元340被配置成响应于第五控制脉冲ctrl_pulse_BKB2来接收和储存第二地址存储单元320的输出。即，当产生第二组列地址选通脉冲CASP6_BKB且经过时钟CLK的三个周期时，第四地址存储单元340接收、储存和输出在产生第二组列地址选通脉冲CASP6_BKB后经过时钟CLK的一个周期时接收到的第二组外部地址Address_BKB<0:2>。

第四地址存储单元340包括第二十触发器341、第二十一触发器342和第二十二触发器343。第二十触发器341、第二十一触发器342和第二十二触发器343被配置成接收、储存和输出第二地址存储单元320的输出。这里，第二十触发器341、第二十一触发器342和第二十二触发器343响应于第五控制脉冲ctrl_pulse_BKB2而操作。

第五地址存储单元350被配置成响应于第三控制脉冲ctrl_pulse_BKB3来接收和储存第三地址存储单元330的输出，并输出第一组内部地址Address_BK_dl<0:2>。根据一个例子，当输入第一组列地址选通脉冲CASP6_BK且经过时钟CLK的五个周期时，第五地址存储单元350输出在输入第一组列地址选通脉冲CASP6_BK后经过时钟CLK的一个周期时接收到的第一组外部地址Address_BK<0:2>，作为第一组内部地址Address_BK_dl<0:2>。

第五地址存储单元350包括第二十三触发器351、第二十四触发器352和第二十五触发器353。第二十三触发器351、第二十四触发器352和第二十五触发器353被配置成响应于第三控制脉冲ctrl_pulse_BK3来接收和储存第三地址存储单元330的输出，并输出第一组内部地址Address_BK_dl<0:2>。

第六地址存储单元360被配置成响应于第六控制脉冲ctrl_pulse_BKB3来接收和储存第四地址存储单元340的输出，并输出第二组内部地址Address_BKB_dl<0:2>。根据一个例子，当输入第二组列地址选通脉冲CASP6_BKB且经过时钟CLK的五个周期时，第六地址存储单元360输出在输入第二组列地址选通脉冲CASP6_BKB后经过时钟CLK的一个周期时接收到的第二组外部地址Address_BKB<0:2>，作为第二组内部地址Address_BKB_dl<0:2>。

第六地址存储单元360包括第二十六触发器361、第二十七触发器362和第二十八触发器363。第二十六触发器361、第二十七触发器362和第二十八触发器363被配置成响应于第六控制脉冲ctrl_pulse_BKB3来接收和储存第四地址存储单元340的输出，并输出第二组内部地址Address_BK_dl<0:2>。

第一地址存储单元310、第二地址存储单元320、...、第六地址存储单元360被设置成相互平行。更具体地，地址存储单元320、340和360分别设置在地址存储单元310、320、330之间，地址存储单元320、340和360接收通过延迟第二组列地址选通脉冲CASP6_BKB而获得的第四控制脉冲ctrl_pulse_BKB1、第五控制脉冲ctrl_pulse_BKB2、第六控制脉冲ctrl_pulse_BKB3，地址存储单元310、320、330接收通过延迟第一组列地址选通脉冲CASP6_BK而获得的第一控制脉冲ctrl_pulse_BK1、第二控制脉冲ctrl_pulse_BK2、第三控制脉冲etrl_pulse_BK3。也就是说，响应第二组列地址选通脉冲CASP6_BKB的地址存储单元320、340和360分别设置在响应第一组列地址选通脉冲CASP6_BK的地址存储单元310、330、350之间，使得地址存储单元310、330、350分别定位于最接近地址存储单元320、340和360的位置。

更具体来说，图5所示的第一触发器101、第二触发器102、...、第五触发器105沿第一方向相互串联，第六触发器201、第七触发器202、...、第十触发器205与第一方向平行地相互串联。在此，第六触发器201例如被设置成与设置第二触发器102的第一方向垂直。第十一触发器311、第十二触发器312、第十三触发器313例如被设置成与设置第一触发器101的第一方向垂直，第十四触发器321、第十五触发器322、第十六触发器323例如被设置成与设置第六触发器201的第一方向垂直。第十七触发器331、第十八触发器332、第十九触发器333例如被设置成与设置第三触发器103的第一方向垂直，第二十触发器341、第二十一触发器342、第二十二触发器343例如被设置成与设置第八触发器203的第一方向垂直。第二十三触发器351、第二十四触发器352、第二十五触发器353例如被设置成与设置第五触发器105的第一方向垂直，第二十六触发器361、第二十七触发器362、第二十八触发器363例如被设置成与设置第十触发器205的第一方向垂直。

这种配置是用于提高根据实施例的半导体存储装置的地址延迟电路400的面积效率。

根据实施例的半导体存储装置的地址延迟电路400响应于第一组列地址选通脉冲CASP6_BK和第二组列地址选通脉冲CASP6_BKB而将第一组外部地址Address_BK_<0:2>和第二组外部地址Address_BKB_<0:2>延迟时钟CLK的五个周期，并输出第一组内部地址Address_BK_dl<0:2>和第二组内部地址Address_BKB_dl<0:2>。

图1、2、4和5所示的半导体存储装置的地址延迟电路16、50、100-3和400将外部地址延迟时钟的五个周期且输出内部地址。然而，与图1所示的地址延迟电路16相比，图2所示的地址延迟电路50可以减少电路面积和功率消耗，并且，与图2所示的地址延迟电路50相比，图4所示的地址延迟电路100-3可以增加内部信号余量。此外，与图4所示的地址延迟电路100-3相比，图5所示的地址延迟电路400可以提高面积效率。因而，图5所示的半导体存储装置的地址延迟电路400可以增加信号余量，同时提高面积效率。至此，在实施例中描述了用于延迟时钟的五个周期的地址延迟电路作为例子。然而，在本发明中，延迟时间不限于时钟的五个周期。

尽管以上描述了具体实施例，但本领域技术人员应理解上述实施例仅仅是示例。因而，这里所描述的半导体存储装置的地址延迟电路不限于所描述的实施例。确切地说，这里所描述的半导体存储装置的地址延迟电路只能结合上述的说明书和附图依据随后的权利要求来限定。

Claims (16)

1.一种半导体存储装置的地址延迟电路，包括：

第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲且经过与时钟的一个周期的第一设定倍数对应的时间之后产生第一控制脉冲；

第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲且经过与所述时钟的一个周期的第二设定倍数对应的时间之后产生第二控制脉冲；

第一地址存储单元，所述第一地址存储单元被配置成响应于所述第一控制脉冲来接收和储存第一组外部地址，且输出第一组内部地址；以及

第二地址存储单元，所述第二地址存储单元被配置成响应于所述第二控制脉冲来接收和储存第二组外部地址，且输出第二组内部地址。

2.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第一组列地址选通脉冲输入到所述第一组控制脉冲发生单元和所述第二组列地址选通脉冲输入到所述第二组控制脉冲发生单元是交替进行的。

3.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第一地址存储单元被设置成最接近所述第二地址存储单元。

4.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第一组控制脉冲发生单元包括：

相互串联的触发器，其中，所述触发器的数目对应于所述第一设定倍数，且其中，每个触发器被配置成响应于所述时钟来执行输入操作、存储操作和输出操作，起始的触发器被配置成接收所述第一组列地址选通脉冲，而最后的触发器被配置成产生所述第一控制脉冲。

5.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第二组控制脉冲发生单元包括：

相互串联的触发器，其中，所述触发器的数目对应于所述第二设定倍数，且其中，每个触发器被配置成响应于所述时钟来执行输入操作、存储操作和输出操作，起始的触发器被配置成接收所述第二组列地址选通脉冲，而最后的触发器被配置成产生所述第二控制脉冲。

6.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第一地址存储单元包括：

触发器，所述触发器被配置成响应于所述第一控制脉冲来接收和储存所述第一组外部地址，且输出所述第一组内部地址。

7.根据权利要求1所述的半导体存储装置的地址延迟电路，其中，所述第二地址存储单元包括：

触发器，所述触发器被配置成响应于所述第二控制脉冲来接收和储存所述第二组外部地址，且输出所述第二组内部地址。

8.一种半导体存储装置的地址延迟电路，包括：

第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成当输入第一组列地址选通脉冲且经过时钟的一个周期时产生第一控制脉冲，并在输入所述第一组列地址选通脉冲后经过所述时钟的第一设定周期时产生第二控制脉冲；

第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成当输入第二组列地址选通脉冲且经过所述时钟的一个周期时产生第三控制脉冲，并在输入所述第二组列地址选通脉冲后经过所述时钟的第二设定周期时产生第四控制脉冲；

第一地址存储单元，所述第一地址存储单元被配置成接收、储存和输出第一组外部地址，其中，所述第一地址存储单元响应于所述第一控制脉冲而操作；

第二地址存储单元，所述第二地址存储单元被配置成响应于所述第二控制脉冲来接收和储存所述第一地址存储单元的输出，并输出第一组内部地址；

第三地址存储单元，所述第三地址存储单元被配置成接收、储存和输出第二组外部地址，其中，所述第三地址存储单元响应于所述第三控制脉冲而操作；以及

第四地址存储单元，所述第四地址存储单元被配置成响应于所述第四控制脉冲来接收和储存所述第三地址存储单元的输出，并输出第二组内部地址。

9.根据权利要求8所述的半导体存储装置的地址延迟电路，其中，所述第一组列地址选通脉冲输入到所述第一组控制脉冲发生单元和所述第二组列地址选通脉冲输入到所述第二组控制脉冲发生单元是交替进行的。

10.根据权利要求8所述的半导体存储装置的地址延迟电路，其中，所述第一组控制脉冲发生单元包括：

相互串联的触发器，其中，所述触发器的数目对应于第一设定倍数，且其中，每个触发器被配置成响应于所述时钟来执行输入操作、存储操作和输出操作，起始的触发器被配置成接收和储存所述第一组列地址选通脉冲并输出所述第一控制脉冲，而最后的触发器被配置成产生所述第二控制脉冲。

11.根据权利要求8所述的半导体存储装置的地址延迟电路，其中，所述第二组控制脉冲发生单元包括：

相互串联的触发器，其中，所述触发器的数目对应于第二设定倍数，且其中，每个触发器被配置成响应于所述时钟来执行输入操作、储存操作和输出操作，起始的触发器被配置成接收和储存所述第二组列地址选通脉冲并输出所述第三控制脉冲，而最后的触发器被配置成产生所述第四控制脉冲。

12.根据权利要求8所述的半导体存储装置的地址延迟电路，其中，所述第一地址存储单元被配置成接收、储存和输出所述第一组外部地址，其中，所述第一地址存储单元响应于所述第一控制脉冲而操作；以及

所述第二地址存储单元被配置成响应于所述第二控制脉冲来接收和储存所述第一地址存储单元的输出，并输出所述第一组内部地址。

13.根据权利要求12所述的半导体存储装置的地址延迟电路，其中，所述第三地址存储单元设置在所述第一地址存储单元和所述第二地址存储单元之间，并且接收、储存和输出所述第二组外部地址，其中，所述第三地址存储单元响应于所述第三控制脉冲而操作；以及

所述第四地址存储单元设置成使得所述第二地址存储单元被设置在所述第三地址存储单元和所述第四地址存储单元之间，并且响应于所述第四控制脉冲来接收和储存所述第三地址存储单元的输出，并输出所述第二组内部地址。

14.一种半导体存储装置的地址延迟电路，包括：

第一组控制脉冲发生单元，所述第一组控制脉冲发生单元包括被配置成接收第一组列地址选通脉冲并产生第一控制脉冲的第一触发器、以及被配置成接收所述第一触发器的输出并产生第二控制脉冲的第二触发器和第三触发器，其中，所述第二触发器和所述第三触发器相互串联；

第二组控制脉冲发生单元，所述第二组控制脉冲发生单元包括被配置成接收第二组列地址选通脉冲并产生第三控制脉冲的第四触发器、以及被配置成接收所述第四触发器的输出并产生第四控制脉冲的第五触发器和第六触发器，其中，所述第五触发器和所述第六触发器相互串联；

第一地址存储单元，所述第一地址存储单元包括被配置成接收、储存和输出第一组外部地址的第七触发器，其中，所述第七触发器响应于所述第一控制脉冲而操作；

第二地址存储单元，所述第二地址存储单元包括被配置成响应于所述第二控制脉冲来接收和储存所述第一地址存储单元的输出，并输出第一组内部地址的第八触发器；

第三地址存储单元，所述第三地址存储单元包括被配置成接收、储存和输出第二组外部地址的第九触发器，其中，所述第九触发器响应于所述第三控制脉冲而操作；以及

第四地址存储单元，所述第四地址存储单元包括被配置成响应于所述第四控制脉冲来接收和储存所述第三地址存储单元的输出，并输出第二组内部地址的第十触发器。

15.根据权利要求14所述的半导体存储装置的地址延迟电路，其中，所述第一触发器、所述第二触发器、所述第三触发器沿第一方向相互串联，所述第四触发器、所述第五触发器、所述第六触发器与所述第一方向平行地相互串联，所述第四触发器设置成与设置所述第二触发器的所述第一方向垂直。

16.根据权利要求15所述的半导体存储装置的地址延迟电路，其中，所述第七触发器设置成与设置所述第一触发器的所述第一方向垂直，所述第八触发器设置成与设置所述第三触发器的所述第一方向垂直，所述第九触发器设置成与设置所述第四触发器的所述第一方向垂直，所述第十触发器设置成与设置所述第六触发器的所述第一方向垂直。