CN102664642B - 一种基于频谱感知的软件无线电*** - Google Patents

Abstract

一种基于频谱感知的软件无线电***，该***由接收射频板、发射射频板与中频基带处理板三个部分组成；接收射频板连接中频基带处理板，中频基带处理板连接发射射频板，其信号走向是：信号从接收射频板接收后到中频基带处理板进行处理后由发射射频板发射。其中，该接收射频板包括多级放大链路、滤波器组和自动增益控制AGC；该发射射频板包括滤波器组、功率放大器和定向耦合器；该中频基带处理板则包括ADC、FPGA、DSP、数字上变频DUC；它是一种频谱感知的软件无线电平台，具有优秀可扩展性，针对中国电视信号发射设备频段紧张的现有情况，它能够将暂时空闲的频谱资源加以利用，使得频谱资源的紧张状况得到极大的改善。

Description

一种基于频谱感知的软件无线电***

技术领域

本发明涉及一种基于频谱感知的软件无线电***，属于无线通信中认知无线电技术领域。

背景技术

理想的软件无线电结构其主要特点是尽可能地减少模拟处理环节。在接收端由天线感应的无线电信号经过必要的低噪声放大后，就直接对其进行数字化(ADC)，数字化后的信号经过FPGA和DSP完成数字下变频、数字滤波、数字解调等信号处理任务；在发射端需要发射的基带信号通过FPGA和DSP完成数字调制、数字上变频和数字滤波等信号处理任务，经过DAC变换为模拟信号，最后经功率放大器放大到足够功率，由天线发射出去。因为该硬件结构与所要完成的功能无关，它所完成的功能主要取决于驻留在FPGA/DSP中的软件(算法)。针对理想软件无线电结构实际实现时存在的问题，软件无线电结构可以分为三种基本结构：基于射频全宽带低通采样的软件无线电结构、基于带通采样的宽带中频软件无线电结构和基于射频直接带通采样的软件无线电结构。

对于射频全宽带低通采样软件无线电结构，优点是对射频信号直接采样，符合软件无线电概念的定义。但是缺点则是(1)需要的采样频率太高，特别还要求采用大动态、多位数的ADC/DAC时，显然目前的器件水平无法实现。(2)前端超宽的接收模式会对整个结构的动态范围有很高的要求，工程实现极为困难。所以这种结构只实用于工作带宽不宽的场合。

对于基于带通采样的宽带中频软件无线电结构使前端电路设计得以简化，信号经过接收通道后的失真也小，而且通过后续的数字化处理，这种结构具有更好的波形适应，信号带宽适应性以及可扩展性。但是这种结构的射频前端比较复杂，它的功能是将射频信号转换为适合于A/D采样的宽带中频或把D/A输出的宽带中频信号变换为射频信号。

本发明采用基于射频直接带通采样的软件无线电结构。它与射频全宽开低通采样结构相比最大的优点就是采用的前置滤波器的差异，能实现宽带无线电；它与宽带中频带通采样软件无线电结构相比，其射频前端结构简单，易于集成和实现。另外它具有A/D的采样速率不同，即对DSP的处理速度要求不同，具有较强的可行性。

发明内容

本发明的目的是提供一种基于频谱感知的软件无线电***，它是一种频谱感知的软件无线电平台，具有优秀可扩展性，能够在此平台进行频谱感知方面的应用，针对中国电视信号发射设备频段紧张的现有情况，它能够将暂时空闲的频谱资源加以利用，使得频谱资源的紧张状况得到极大的改善。

技术方案

如图1所示，本发明是一种基于频谱感知的软件无线电***，整个***包含三个部分：接收射频板，发射射频板与中频基带处理板，它们之间的位置连接关系是：接收射频板连接中频基带处理板，中频基带处理板连接发射射频板，信号走向是：信号从接收射频板接收后到中频基带处理板进行处理后由发射射频板发射；其中，该接收射频板主要包括多级放大链路、滤波器组、AGC(自动增益控制)，其之间的关系是：信号接收分别通过多级放大链路、滤波器组最后通过AGC，它完成接收信号的选频、降噪和有选择的放大以达到ADC的处理要求。该多级放大链路是由一级LNA和两级增益模块IFA以及带通滤波器实现，第一级LNA为mag62563，第二、第三级为中频增益模块ADL5535；该滤波器组采用RBP-204+型号；该AGC采用AD8367型号；该发射射频板包括滤波器组、功率放大器、定向耦合器，其之间的关系是：信号发射分别通过滤波器组、功率放大器最后通过定向耦合器，它完成输出信号的滤波和功率放大。该滤波器组采用RBP-204+型号；该功率放大器采用TCCH-80+型号；该定向耦合器采用JDC-6-1型号；该中频基带处理板则主要包括ADC、FPGA、DSP、数字上变频(DUC)等，其之间的关系是：接收射频板信号从ADC采样后到FPGA与DSP中进行处理然后信号通过DUC进行数字上变频后连接发射射频板；它完成模数/数模转换、数字上下变频以及信号处理，其中信号处理包括频谱资源管理、数据通信信息的提取和通过PCI接口与PC机的数据交互。该ADC采用ADS62p49型号；该FPGA采用Xilinx公司Spartan-3系列芯片；该DSP采用TMS320C6455型号；该DUC采用AD9957型号。以下是硬件平台的关键指数设计。

(1)ADC量化位数和采样频率

所选ADC为ADS62p49，量化位数n为14，采样率≤250Mhz可配。在设计中，根据带通采样理论，对于中心频率f₀＝195Mhz，信号带宽为40Mhz的宽带中频信号。为了保证采样后获得与被采频段一致的完整基带信号，确定n为偶数，设采样频率为f_s，则：

$f_s\≥\frac{4\×f_0}{2n+1}\≥2B,n=(\mathrm{0,1,2,3}......)---\left(1\right)$

取n＝2，f_s＝156Mhz。子信道带宽为8Mhz，为了使在基带处理时对子信道信号处理满足整数倍的抽取，取f_s＝160Mhz，抽取率L＝160/8＝20。故ADC采样率定为160Mhz。

(2)射频前端增益G的确定

数据传输情况下：ADC最小量化电平Δv＝1/2¹³V＝0.122mV，灵敏度S＝-90dBm，信号带宽按照子信道带宽8Mhz计算。为使最小输入信号达到ADC最小量化电平要求：

S+G≥10lg(Δv²/2R)×1000＝-68dBm                                (2)

G≥-68dBm+90dBm＝22dB

为使在无杂散动态范围下最大输入信号不超过ADC的最大输入幅值，在考虑SFDR(无杂散动态范围)时，必须加入两个信号，而且每个信号的电压为(V_s-V_n)的一半。如果用功率表示，即每个信号必须比P_s的功率小6dB，有：

S+SFDR+G≤P_s-6dB                                                (3)

P_s＝(V_S-V_n)/2R，V_s为ADC不饱和时最大的输入电压，V_n为噪声引起的电压降。

其中P_s为考虑ADC量化噪声和放大器输出噪声影响下的ADC最大输入功率(按照电压有效值计算)。在设计中，经过计算表明，V_n对于V_s的影响可以忽略。

由(3)式，得：

G≤P_s-6-SFDR-S＝10-6-48+90＝46dB

即得到电压的范围：

22dB≤G≤46dB

在单信号输入时，由DR和ADC最大输入信号功率P_s确定的增益G为：

S+DR+G≤P_s G≤P_s-DR-S＝38dB，

在设计中，增益G确定为34。

由增益G确定的射频前端放大器链路的增益G₁、噪声系数NF_t和三阶输出截点IP_3out，考虑到滤波器的插损，G₁为32dB到34dB。在考虑放大器输出噪声之后，噪声系数会恶化10lgm′-10lgm＝8.6-8＝0.6dB，

故放大器链的噪声系数要求为NF_t≤NF-0.6＝4-0.6＝3.4dB，

三阶输出截点要求为：IP_3out≥(3P_inm+174dBm-10lgB+2G-NF_t)/2＝37.2dBm，

由感知条件确定AGC增益G₂，

感知条件下灵敏度为S＝-107dBm，G＝34，DR＝62dB，

S+G+DR+G₂≤P_s＝10dBm，

G₂≤22dB，即AGC至少能够提供22dB的增益。

优点及功效：本发明一种基于频谱感知的软件无线电***，其优点：

1)具有A/D的采样速率不同，即对DSP的处理速度要求不同，具有较强的可行性；

2)FPGA与DSP双协作模式，处理能力更强，能够胜任较复杂工作；

3)能够实现宽带无线电的接收与发射，实用性较强；

4)射频前端结构简单，易于集成和实现；

5)应用接口丰富，扩展性强。

附图说明

图1硬件平台实现框图

图2射频发射前端级联ADS仿真图

图3ADC输入驱动设计电路

图4ADC输入电路原理图

图5AGC原理图

图6DUC等效输出图

图7DUC输出电路原理图

图8DDS原理图

图9提供ADC输入时钟的滤波器特性

图10提供DUC输入时钟的滤波器特性

图11基带处理部分硬件结构框图

图中符号说明如下，

图1中

10 DSP模块；11 解调部分；12 信号基带处理部分；13 HWI硬件中断；

14 定时同步载波同步环路；15 ***控制；20 FPGA模块；21 AGC自动增益控制；

22 AGC自动增益控制；23 A多相滤波器信道化下变频；23 B正交下变频和抽取滤波单元；

24 发射功率与线性度调整部分；25 数字NCO组；26 调制部分；27 CPCI插槽；

28 滤波器组；29 AGC自动增益控制；210 DDS模块；30 AD/DA模块；31 ADC器件；

32 乘法器；33 相移器；34 乘法器；35 加法器；36 DAC单元；

40 接收射频前端模块；41 AGC自动增益控制；42 滤波器组；43 多级放大电路；

50 发射射频前端模块；51 滤波器组；52 乘法器；53 AGC自动增益控制；

60 发射射频前端模块；61 滤波器组；62 功率放大器组；63 定向耦合器。

图2中

m1dB(S(1，1))曲线中取得一个坐标点；m2dB(S(2，1))曲线中取得一个坐标点；

freq频率。

图4中

TRANSFORMER_0转换器。

图9、图10中

CENTER FREQ中心频率；PASSSBAND过渡带；STOPBANDS截止带；

VSWR电压驻波比；Loss损失；Typical Frequency Response典型频率响应；

Functional Schematic功能原理图。

具体实施方式

如图1所示，本发明一种基于频谱感知的软件无线电***，整个***包含三个部分：接收射频板，发射射频板与中频基带处理板，它们之间的位置连接关系是接收射频板连接中频基带处理板同时中频基带处理板连接发射射频板，信号走向则是：信号从接收射频板接收然后到中频基带处理板进行处理后最后走向发射射频板进行发射；其中该接收射频板主要包括多级放大链路、滤波器组、AGC，其之间的关系是：信号接收分别通过多级放大链路、滤波器组最后通过AGC，它完成接收信号的选频、降噪和有选择的放大以达到ADC的处理要求。该放大链路是由一级LNA和两级增益模块IFA以及带通滤波器实现，第一级LNA为mag62563，第二、第三级为中频增益模块ADL5535；该滤波器组采用RBP-204+型号；该AGC采用AD8367型号；该发射射频板包括滤波器组、功率放大器、定向耦合器，其之间的关系是：信号发射分别通过滤波器、功率放大器最后通过定向耦合器，它完成输出信号的滤波和功率放大。该滤波器组采用RBP-204+型号；该功率放大器采用TCCH-80+型号；该定向耦合器采用JDC-6-1型号；该中频基带处理板则主要包括ADC、FPGA、DSP、DUC等，其之间的关系是：接收射频板信号从ADC采样后到FPGA与DSP中进行处理然后信号通过DUC后进行上变频然后连接到发射射频板，它完成模数/数模转换、上下变频以及信号处理，其中信号处理包括频谱资源管理、数据通信信息的提取和通过PCI接口与PC机的数据交互。该ADC采用ADS62p49型号；该FPGA采用Xilinx公司Spartan-3系列芯片；该DSP采用TMS320C6455型号；该DUC采用AD9957型号；以下是硬件平台的关键指数设计。

一、射频发射前端设计

频率范围：175Mhz～215Mhz，增益G₂为34dB，回波损耗S₁₁≤-20dB，输入输出阻抗匹配为50Ω。

射频发射前端由一级LNA和两级增益模块IFA以及带通滤波器实现，第一级LNA为HMC61GIP3，功率增益G＝S₂₁＝22dB，IP_3out＝37dBm，噪声系数NF＝0.5dB，输入输出50Ω。第二、第三级为中频增益模块ADL5535，固定增益为16dB，IP_3out＝45.5dBm，50Ω输入输出阻抗匹配，噪声系数NF＝3.2dB。级联之后S参数仿真如图2经过理论计算，放大器级联之后，噪声系数基本上没有恶化，NF＝0.5dB，三阶输出截点IP_3out＝45.1dBm，都达到了设计要求。

二、滤波器设计

射频滤波器指标为：

输入输出50Ω阻抗匹配，插损为L＜3dB。带宽按照采样带宽设计，采样带宽为BW＝80Mhz(160Mhz～240Mhz)，信号带宽为B＝40Mhz(175Mhz～215Mhz)，在过渡带允许混叠的情况下，上下过渡带分别为：205Mhz～255Mhz和145Mhz～175Mhz。阻带衰减为A_s≤30dB。所选滤波器为RBP-204+，从此滤波器的特性可以看出，通带满足设计要求，但是上过渡带达到20dB的衰减时频率是300Mhz，不满足设计要求。仿真结果与上图类似，不再给出。如果对频带要求不是很严格，还是可以的。

三、ADC设计

所选ADC为ADS62p49，量化位数14，采样率160Mhz，双通道输入。A通道为对经过放大链路后的接收信号采样；B通道是对从功率放大器输出后经衰减器后信号的采样，构成笛卡尔环用以改善经功放后发射信号的线性度。ADC输入驱动设计电路如图3所示。

ADC输入时钟设计。为了使ADC时钟输入达到最好的性能，ADC时钟输入采用差分输入。

ADC输入电路原理图如图4所示，采用变压器耦合，两个1∶1的变压器采用背对背的方式连接，能有效的抑制偶次谐波分量。ADC输入端采用50Ω匹配，并且采用RCR滤波器，能有效地滤除高频分量。输入端两个5Ω的阻尼电阻能有效地吸收由于ADC管脚的寄生电感和电容引起的震荡，避免对前级电路造成的影响。

四、AGC设计

AGC采用AD8367，在感知条件下能提高接收前端的动态范围。AD8367内部集成均方检波器，使输出电压有效值为354mV，即对应V_p-p＝1v，即为ADC最大输入电压的一半。用一个逐渐增大的信号驱动时，AGC控制电压增加会降低增益。当增益降低到它的最低值后，与输入成比例的控制电压增加将对增益不产生影响，因而将造成输入过载。实际上，用AD8367配置成的AGC放大器也存在输入过载的问题。由于它的最小增益为-2.5dB，因此，输入幅度超过起控点2.5dB以上的输入都会造成过载，也就是说输入信号功率超过+6.5dBm均会造成输入过载，此时其增益控制端GAIN的电压值已超过芯片所能承受的最大值1.2V。因此实际使用时最好将最大输入电平控制在低于过载电平5dB处，以形成一定的过载保护带。

如图5在实际电路设计中，采用一个PNP三极管将增益控制端GAIN控制在1.2V。在原理图中采用了C9015，其导通电压V_BE为0.7。电路上电后C9015基极电压分压后为0.5V，当增益控制端GAIN超过1.2V时，则三极管导通，增益控制端GAIN的电压被钳在1.2V，避免了AGC过载的情况。

由于ADC内部输入输出阻抗为200Ω，所以要进行阻抗匹配，电感L1、L2，电容C58、C63用于将输入输出匹配至50Ω。

五、DUC设计

数字上变频采用AD9957。AD9957时钟输入采用差分输入，AD9957时钟输入范围为57Mhz～73Mhz，DUC内部集成PLL，可以将输入时钟倍频，倍频值为12，则AD9957内部***时钟频率表范围是716Mhz～844Mhz，内部时钟即为DAC采样时钟。参考AD9957datasheet，输入时钟电压范围是50～1000mV_v-pp，为使输入时钟达到要求，在采用变压器耦合设计时，采用50Ω阻抗匹配，详细计算见下述DDS有关部分设计。DUC输出为电流驱动输出，其等效输出如图6所示。其中I_max为输出电流的峰峰值，其值可以通过DUC的R_set电阻进行配置，为了使输出的性能最好，在设计中R_set取10K，I_max＝20mA。输出电路如图7所示，AD9957输出级DAC负载为50Ω。对于负载，经过变压器耦合之后的输入电压为

其中N为变压器匝数比，等于1。经计算得，V_S＝176.75mV。

输出功率 $P_L=\frac{\sqrt{2}{I}_{\max }{V}_S}{4}=0.625\mathrm{mW}.$

取对数10lg0.625mW＝-2dB。

六、DDS滤波器设计

为了提高DDS输出性能，抑制相位噪声，在DDS供给ADC和DUC的时钟输出分别加入SAW滤波器。所选滤波器分别为：SXBP-157+和BPF-A69+。

DDS采用两片AD9911，分别为ADC和DUC提供时钟。AD9911内部集成PLL，可以对输入参考时钟进行倍频，并改善参考时钟的性能。DDS参考时钟输入灵活，支持多种输入方式，在设计时可分别采用晶振输入和原子钟输入方式。足够高的频率控制分辨率和相位控制分辨率，其频率控制字和相位控制字分别为32位和14位。

DDS内部集成多达4个DDS核，其中1个主核可以用以产生单一频点的输出时钟。为了减小输出时钟的谐波失真分量，其它3个DDS可以用来和产生输出时钟谐波失真分量幅度相反的信号。时钟输出时，将4个DDS核的信号相加，从而大大降低输出时钟的相位噪声。两片DDS的时钟输入都是频率为20Mhz的晶振，DUC***时钟f_SYSTEM和DDS输入参考时钟f_in的关系为：

DUC内部倍频值为12，N是DDS内部PLL的倍频值，取20。通过对DDS控制字FTW编程可以将DUC***时钟配置为716Mhz≤f_SYSYTEM≤844Mhz。

为ADC提供的时钟f_DAC可以采用两种方案，第一种是通过改变DDS内部PLL的倍频值，使DDS直接输出ADC所需要的160Mhz时钟，此时f_DAC＝20Mhz·N＝20·8Mhz＝160Mhz。第二种方案DDS内部PLL倍频值N为20，通过编程调整FTW控制字将DDS输出时钟调为160Mhz。有第一种方案简单直接，对于DAC采样时钟偏离160Mhz的情况实现方便；如果由于多普勒效应导致DAC采样时钟偏离160Mhz的情况，第二种方案更适合。

DDS输出时钟采用变压器耦合，可以根据输出电压要求灵活改变变压器的匝数比和负载电阻，使输出时钟电压达到DAC和DUC输入参考时钟电平要求。

如图8所示是为和变压器次级滤波器输入阻抗匹配，变压器匝数比为2，主级负载为两个100Ω电阻串联。对于次级变压器的滤波器输入，电压大小为

N取2，I_max＝10mA，计算得V_S＝176.77mV，为有效值，峰峰值为

对于ADC和DUC的输入时钟电压要求，参考datasheet，可知能够满足设计要求。

为了进一步改善DDS输出时钟性能，降低相位噪声，在DDS时钟输出端加入带通滤波器。由于DDS采用多核消除噪声模式，其输出时钟已经能够达到较高性能，所以对于滤波器的要求一般即可。

对于提供ADC输入时钟的滤波器，采用SXBP-157+，其特性如图9所示，提供DUC输入时钟的滤波器，采用BPF-A69+，其特性如图10所示。

七、中频基带部分的设计

中频基带处理部分硬件结构框图如图11所示，需要FPGA和DSP实现，FPGA用于实现数字正交下变频、解调和脉冲整形等，DSP用于中频基带信号的处理和实现认知无线电的一些算法。输出时，PC机通过USB接口或者PCI接口将基带数据传给DSP，DSP再将数据通过EMIF接口写入FPGA，FPGA完成脉冲整形将数据再传给上变频芯片，由上变频芯片完成模拟上变频，输出射频信号。

在接收时，过程相反，由FPGA将ADC采样的信号进行数字正交下变频处理，经过抽取、同步、均衡等处理后通过FIFO传给DSP进行处理，DSP处理后的数据通过PCI接口传给上位机。

所选用的Xilinx公司Spartan-3系列FPGA是高性能、低功耗、大规模的可编程门阵列器件，用它代替ASIC来完成数字上/下变频等处理，可以提高***的灵活性，可以为多个项目提供硬件环境。

所选用的TMS320C6455是TI(德州仪器)DSP芯片，TMS320C6455时钟频率为1.2GHz，16位定点处理能力为9600MMAC/s。

Claims (1)

1.一种基于频谱感知的软件无线电***，其特征在于：该***由接收射频板、发射射频板与中频基带处理板三个部分组成；接收射频板连接中频基带处理板，中频基带处理板连接发射射频板，其信号走向是：信号从接收射频板接收后到中频基带处理板进行处理后由发射射频板发射；该接收射频板包括多级放大链路、滤波器组和自动增益控制AGC，信号接收分别通过多级放大链路、滤波器组最后通过AGC，接收射频板完成接收信号的选频、降噪和有选择的放大以达到ADC的处理要求；该多级放大链路是由一级LNA和两级增益模块IFA以及带通滤波器实现，第一级LNA为mag62563，第二、第三级为中频增益模块ADL5535；该滤波器组采用RBP-204+型号，该AGC采用AD8367型号；该发射射频板包括滤波器组、功率放大器和定向耦合器，信号发射分别通过滤波器组、功率放大器最后通过定向耦合器，发射射频板完成输出信号的滤波和功率放大；该滤波器组采用RBP-204+型号，该功率放大器采用TCCH-80+型号，该定向耦合器采用JDC-6-1型号；该中频基带处理板则包括ADC、FPGA、DSP、数字上变频DUC，接收射频板信号从ADC采样后到FPGA与DSP中进行处理然后信号通过DUC进行数字上变频后连接发射射频板；中频基带处理板完成模数/数模转换、数字上下变频以及信号处理，其中信号处理包括频谱资源管理、数据通信信息的提取和通过PCI接口与PC机的数据交互；该ADC采用ADS62p49型号；该FPGA采用Spartan-3系列芯片；该DSP采用TMS320C6455型号；该DUC采用AD9957型号。

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