CN102663497A - 一种自路由单元电路及其控制方法 - Google Patents
一种自路由单元电路及其控制方法 Download PDFInfo
- Publication number
- CN102663497A CN102663497A CN2012100976734A CN201210097673A CN102663497A CN 102663497 A CN102663497 A CN 102663497A CN 2012100976734 A CN2012100976734 A CN 2012100976734A CN 201210097673 A CN201210097673 A CN 201210097673A CN 102663497 A CN102663497 A CN 102663497A
- Authority
- CN
- China
- Prior art keywords
- circuit
- neuron
- resistance
- branch road
- routing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
本发明公开了一种自路由单元电路及其控制方法。本发明的电路适用于大规模互联的神经网络***中,前神经元与两个以上后神经元的突触连接采用自路由单元电路,具有两条以上并联的支路,每条并联支路由一个或者多个双极阻变忆阻器构成,每条支路具有不同的结构,随着阻变忆阻器的数目、极性的连接方向以及串并联方式的不同而形成具有与特定电压相应的一种自路由单元电路。本发明的电路能够自动地选择向后神经元传递信号,并且电路简单、结构小以及便于大规模集成;而且为非挥发电路,一旦设定,在条件不变的情况下,不需重新设定。
Description
技术领域
本发明涉及一种路由单元电路,尤其涉及一种适用于大规模互联的神经网络***中的自路由单元电路。
背景技术
数字计算机是二十世纪人类科技进步的重要产物,其所产生的影响体现在人们生活的方方面面。相比于数字计算机,神经计算机在智能化、大规模计算能力、存储与计算一体化等方面具有很大的潜力,很有可能成为数字计算机强有力的替代者。在神经网络***中,其基本单元式一个个的神经元,神经元之间有着大规模的互联,这种互联叫做突触,信号从前神经元通过突触连接传递到后神经元。正是由于这些大规模的突触连接才使得神经计算机具有很强的计算、识别、存储能力。一个前神经元需要与多个后神经元相连,并且有选择地向后神经元传递信号,这些突触连接可以看成是路由单元电路,如图1所示,N0代表前神经元,N1至Nn为后神经元,W1至Wn为路由单元电路。但是,现有技术中的前神经元与多个后神经元的突触连接技术不成熟且电路复杂,而且前神经元不能自动地选择向那些需要传递信号的后神经元传递信号,因此严重地制约了神经网络***的发展与应用。
发明内容
针对以上现有技术存在的问题,本发明提供一种自路由单元电路,从而解决神经网络***中大规模的连接并且自主选择传输路径的问题。
本发明的一个目的在于提供一种自路由单元电路。
本发明的自路由单元电路,在大规模互联的神经网络***中,用于前神经元与两个以上后神经元的突触连接,包括:正输入端和负输入端,正输入端与前神经元相连,负输入端与后神经元相连;在两个端口之间具有与后神经元的数目相同的两条以上并联的支路,每条并联支路由一个或者多个双极阻变忆阻器构成,每条支路具有不同的结构,随着阻变忆阻器的数目、极性的连接方向以及串并联方式的不同而形成具有与特定电压信号相应的一种自路由单元电路。
本发明的双极忆阻器可以是氧化钽阻变存储器、氧化铪阻变存储器、二氧化钛阻变存储器等具有双极操作的多值阻变的各种阻变存储器中的一种,也可以是其他具有类似上述器件双极操作且具有非挥发多值存储特性的存储器。
本发明的另一目的在于提供一种自路由单元电路的控制方法。
本发明的上述自路由单元电路的控制方法包括:电路工作分为设定各支路的电阻的设置态和触发后神经元进行计算的计算态。
开始时电路先进入设置态,电路控制全部后神经元将自路由电路的负输入端分别接地,根据选择需要传输信号的后神经元,设定脉冲作为设置信号,那么当前神经元发射设置信号时通过各个正输入端同时加到连接各个后神经元的不同的支路时,各个支路由于结构不同电阻会有不同的响应,即设定后各支路的电阻大小不同。然后电路进入计算态,前神经元发射设定的电压作为计算信号经自路由单元电路到后神经元,后神经元将自路由电路的负输入端接到后神经元的计算电路的输入端,由于各个支路的电阻不同,那么传递到后神经元的信号会有所不同,当信号高于后神经元的触发电压时,后神经元进行计算,此支路为通路,而低于触发电压的信号所在的支路为开路。从而起到了自路由的作用。
本发明的优点:
本发明的电路适用于大规模互联的神经网络***中,前神经元与两个以上后神经元的突触连接采用自路由单元电路,具有两条以上并联的支路,每条并联支路由一个或者多个双极阻变忆阻器构成,每条支路具有不同的结构,随着阻变忆阻器的数目、极性的连接方向以及串并联方式的不同而形成具有与特定电压相应的一种自路由单元电路。本发明的电路能够自动地选择向后神经元传递信号,并且电路简单、结构小以及便于大规模集成;而且为非挥发电路,一旦设定,在条件不变的情况下,不需重新设定。
附图说明
图1为现有技术中一个前神经元与多个后神经元相连的结构示意图;
图2(a)为单个双极阻变忆阻器的正极与正输入端相连,负极与负输入端相连的电路图,图2(b)为如图2(a)所示的双极阻变忆阻器的阻值与输入脉冲的高度和宽度的关系的曲线图;图3(a)、(b)和(c)分别为双极阻变忆阻器的数目、极性的连接方向以及串并联方式的不同组合的电路图,图3(d)为如图3(a)、(b)和(c)所示的双极阻变忆阻器的连接电路的阻值随着输入脉冲的高度和宽度的变化的响应曲线;
图4为本发明的自路由单元电路一个支路的示意图;
图5为一个前神经元与两个后神经元相连接的示意图。
具体实施方式
下面结合附图,通过实例对本发明做进一步说明。
双极阻变忆阻器具有两个极性,如果所加电压的绝对值足够大,当正极接正电压,负极接地时,双极阻变忆阻器的阻值会减小,反之,当负极接正电压,正极接地时,双极阻变忆阻器的阻值会增大。
图2(a)为单个双极阻变忆阻器的正极与正输入端相连,负极与负输入端相连的电路图,图2(b)为如图2(a)所示的双极阻变忆阻器的阻值与输入脉冲的高度和宽度的关系的曲线图。如图2(b)所示,当信号由正输入端输入,且双极阻变忆阻器的两端接有正电压时,双极阻变忆阻器的阻值随输入脉冲的高度和宽度的变化而具有一条响应曲线。
本发明的自路由单元电路中的每个支路由于双极阻变忆阻器的数目、极性的连接方向以及串并联方式的不同组合而具有不同的结构。图3(a)、(b)和(c)分别为双极阻变忆阻器的数目、极性的连接方向以及串并联方式的不同组合的电路图,图3(d)为如图3(a)、(b)和(c)所示的双极阻变忆阻器的连接电路的阻值随着输入脉冲的高度和宽度的变化的响应曲线。如图3(d)所示,随着忆阻器的数目、极性的连接方向以及串并联方式的不同,其阻值随着输入脉冲的高度和宽度的变化的响应曲线也随之改变。也就是说,双极阻变忆阻器的不同结构对输入脉冲具有不同的阻值曲线。对于特定的输入脉冲,不同结构的双极阻变忆阻器的连接电路具有不同的电阻。
图4为本发明的自路由单元电路一个支路的示意图。
下面具体给出一种一个前神经元和两个后神经元的神经网络中自路由单元电路的控制方法。
神经网络的连接如图5所示,前神经元N0通过自路由单元的两条支路W1和W2分别与后神经元N1和N2相连。W1和W2的电路结构分别如图3(b)和图3(c)所示。
在每个支路上分别串联上分压电阻,各分压电阻与各支路上阻变忆阻器的电阻分压,从而分压电阻上所得到的电压加在后神经元上,作为触发后神经元的电压。
开始时电路进入计算态,后神经元N1和N2将自路由单元W1和W2的负输入端分别接地,前神经元N0分别向W1和W2输入高度为3.3V,脉宽为1μs的脉冲作为设置信号,由于W1和W2的自身结构的不同,设置信号结束后,W1被设置到1KΩ,W2被设置到9KΩ。然后电路进入到计算态,后神经元N1和N2将W1和W2分别接到计算电路的输入端,前神经元发射计算信号为0.6V的直流电压,将W1和W2分别于一个1KΩ的分压电阻串联,将计算信号通过W1和W2与1KΩ的串联结构在1KΩ电阻上的分压分别输入给后神经元N1和N2,这时N1计算电路输入端获得的输入电压为0.3V,而N2计算电路输入端获得的输入电压为0.06V,后神经元N1和N2计算电路的触发电压均为0.2V,那么N1的计算电路被触发,形成通路,而N2的计算电路不能被触发,形成开路。由此可以看出电路实现了自路由的功能。
最后需要注意的是,公布实施方式的目的在于帮助进一步理解本发明,但是本领域的技术人员可以理解:在不脱离本发明及所附的权利要求的精神和范围内,各种替换和修改都是可能的。因此,本发明不应局限于实施例所公开的内容,本发明要求保护的范围以权利要求书界定的范围为准。
Claims (6)
1.一种自路由单元电路,在大规模互联的神经网络***中,用于前神经元与两个以上后神经元的突触连接,其特征在于,所述电路包括:正输入端和负输入端,正输入端与前神经元相连,负输入端与后神经元相连;在两个端口之间具有与后神经元的数目相同的两条以上并联的支路,每条并联支路由一个或者多个双极阻变忆阻器构成,每条支路具有不同的结构,随着阻变忆阻器的数目、极性的连接方向以及串并联方式的不同而形成具有与特定电压信号相应的一种自路由单元电路。
2.如权利要求1所述的电路,其特征在于,所述双极忆阻器是氧化钽阻变存储器、氧化铪阻变存储器、二氧化钛阻变存储器等具有双极操作的多值阻变的各种阻变存储器中的一种,或者是其他具有类似上述器件双极操作且具有非挥发多值存储特性的存储器。
3.一种权利要求1所述的自路由单元电路的控制方法,其特征在于,所述控制方法包括:电路工作分为设定各支路的电阻的设置态和触发后神经元进行进算的计算态。
4.如权利要求3所述的控制方法,其特征在于,在所述设置态,电路控制全部后神经元将自路由电路的负输入端分别接地,根据选择需要传输信号的后神经元,设定脉冲作为设置信号,那么当前神经元发射设置信号时通过各个正输入端同时加到连接各个后神经元的不同的支路时,各个支路由于结构不同电阻会有不同的响应,即设定后各支路的电阻大小不同。
5.如权利要求3所述的控制方法,其特征在于,在所述计算态,前神经元发射设定的电压作为计算信号经自路由单元电路到后神经元,后神经元将自路由电路的负输入端接到后神经元的计算电路的输入端,由于各个支路的电阻不同,那么传递到后神经元的信号会有所不同,当信号高于后神经元的触发电压时,后神经元进行计算,此支路为通路,而低于触发电压的信号所在的支路为开路。
6.如权利要求5所述的控制方法,其特征在于,在每个支路上分别串联上分压电阻,各分压电阻与各支路上阻变忆阻器的电阻分压,从而分压电阻上所得到的电压加在后神经元上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210097673.4A CN102663497B (zh) | 2012-04-05 | 2012-04-05 | 一种自路由单元电路及其控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210097673.4A CN102663497B (zh) | 2012-04-05 | 2012-04-05 | 一种自路由单元电路及其控制方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102663497A true CN102663497A (zh) | 2012-09-12 |
CN102663497B CN102663497B (zh) | 2014-04-30 |
Family
ID=46772978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210097673.4A Active CN102663497B (zh) | 2012-04-05 | 2012-04-05 | 一种自路由单元电路及其控制方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102663497B (zh) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014080300A1 (en) * | 2012-11-21 | 2014-05-30 | International Business Machines Corporation | Neural network |
US9159020B2 (en) | 2012-09-14 | 2015-10-13 | International Business Machines Corporation | Multiplexing physical neurons to optimize power and area |
CN105825885A (zh) * | 2016-03-21 | 2016-08-03 | 华中科技大学 | 基于忆阻器的多值存储单元、读写电路及其操作方法 |
US9852006B2 (en) | 2014-03-28 | 2017-12-26 | International Business Machines Corporation | Consolidating multiple neurosynaptic core circuits into one reconfigurable memory block maintaining neuronal information for the core circuits |
CN108229669A (zh) * | 2016-12-15 | 2018-06-29 | 许富菖 | 神经网络阵列的自学习 |
CN110111827A (zh) * | 2019-03-28 | 2019-08-09 | 上海集成电路研发中心有限公司 | 一种基于多个单值阻变存储器的多值阻变结构 |
CN110428049A (zh) * | 2019-08-21 | 2019-11-08 | 南京邮电大学 | 一种基于多态忆阻器的电压型神经网络及其操作方法 |
CN113311702A (zh) * | 2021-05-06 | 2021-08-27 | 清华大学 | 一种基于Master-Slave神经元的人工神经网络控制器 |
CN113497763A (zh) * | 2020-03-19 | 2021-10-12 | 华为技术有限公司 | 一种路由查找装置、方法和数据转发设备 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1251136C (zh) * | 2003-10-21 | 2006-04-12 | 上海交通大学 | 神经网络建模方法 |
CN101866438A (zh) * | 2010-04-30 | 2010-10-20 | 天津大学 | 智能针刺神经元网络实验平台 |
US20120011088A1 (en) * | 2010-07-07 | 2012-01-12 | Qualcomm Incorporated | Communication and synapse training method and hardware for biologically inspired networks |
-
2012
- 2012-04-05 CN CN201210097673.4A patent/CN102663497B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1251136C (zh) * | 2003-10-21 | 2006-04-12 | 上海交通大学 | 神经网络建模方法 |
CN101866438A (zh) * | 2010-04-30 | 2010-10-20 | 天津大学 | 智能针刺神经元网络实验平台 |
US20120011088A1 (en) * | 2010-07-07 | 2012-01-12 | Qualcomm Incorporated | Communication and synapse training method and hardware for biologically inspired networks |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10713561B2 (en) | 2012-09-14 | 2020-07-14 | International Business Machines Corporation | Multiplexing physical neurons to optimize power and area |
US9159020B2 (en) | 2012-09-14 | 2015-10-13 | International Business Machines Corporation | Multiplexing physical neurons to optimize power and area |
US8990130B2 (en) | 2012-11-21 | 2015-03-24 | International Business Machines Corporation | Consolidating multiple neurosynaptic cores into one memory |
WO2014080300A1 (en) * | 2012-11-21 | 2014-05-30 | International Business Machines Corporation | Neural network |
US9852006B2 (en) | 2014-03-28 | 2017-12-26 | International Business Machines Corporation | Consolidating multiple neurosynaptic core circuits into one reconfigurable memory block maintaining neuronal information for the core circuits |
CN105825885A (zh) * | 2016-03-21 | 2016-08-03 | 华中科技大学 | 基于忆阻器的多值存储单元、读写电路及其操作方法 |
CN105825885B (zh) * | 2016-03-21 | 2018-04-10 | 华中科技大学 | 基于忆阻器的多值存储单元、读写电路及其操作方法 |
CN108229669A (zh) * | 2016-12-15 | 2018-06-29 | 许富菖 | 神经网络阵列的自学习 |
CN110111827A (zh) * | 2019-03-28 | 2019-08-09 | 上海集成电路研发中心有限公司 | 一种基于多个单值阻变存储器的多值阻变结构 |
CN110111827B (zh) * | 2019-03-28 | 2021-04-30 | 上海集成电路研发中心有限公司 | 一种基于多个单值阻变存储器的多值阻变结构 |
CN110428049A (zh) * | 2019-08-21 | 2019-11-08 | 南京邮电大学 | 一种基于多态忆阻器的电压型神经网络及其操作方法 |
CN113497763A (zh) * | 2020-03-19 | 2021-10-12 | 华为技术有限公司 | 一种路由查找装置、方法和数据转发设备 |
CN113497763B (zh) * | 2020-03-19 | 2024-06-07 | 华为技术有限公司 | 一种路由查找装置、方法和数据转发设备 |
CN113311702A (zh) * | 2021-05-06 | 2021-08-27 | 清华大学 | 一种基于Master-Slave神经元的人工神经网络控制器 |
CN113311702B (zh) * | 2021-05-06 | 2022-06-21 | 清华大学 | 一种基于Master-Slave神经元的人工神经网络控制器 |
Also Published As
Publication number | Publication date |
---|---|
CN102663497B (zh) | 2014-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102663497B (zh) | 一种自路由单元电路及其控制方法 | |
DE102013002989B4 (de) | Batteriepacküberwachungsvorrichtung | |
EP3209518B1 (de) | Verfahren zum betrieb einer energiespeichereinrichtung in einem kraftfahrzeug und kraftfahrzeug | |
JP5007493B2 (ja) | 電源装置 | |
DE102015004489A1 (de) | Elektrisches Energiespeichersystem | |
EP3301464B1 (de) | Energiespeichereinrichtung | |
DE112015002213T5 (de) | Elektrisches Speichersystem | |
CN106716771A (zh) | 电池组的控制方法、控制***、存储介质及无人飞行器 | |
GB2548762A (en) | Neuromorphic memory circuit | |
CN103683357B (zh) | 充电控制电路和充电装置以及充电控制方法和充电方法 | |
DE102017110326A1 (de) | Kommunikation zwischen Batteriezellen | |
WO2012116186A3 (en) | Resistive memory sensing methods and devices | |
DE102010037094A1 (de) | Ladungsausgleichsschaltung und Verfahren zur vorausschauenden Steuerung des Ladungsausgleichs | |
CN106971372A (zh) | 一种实现图像卷积的编码型闪存***和方法 | |
US20210367432A1 (en) | Apparatuses And Methods For Removing Defective Energy Storage Cells From An Energy Storage Array | |
WO2013178730A1 (de) | Eeprom-speicherzelle als memristives bauelement | |
CN105103449A (zh) | 状态保持逻辑单元 | |
Stathis et al. | Shortest path computing using memristor-based circuits and cellular automata | |
EP2071344B1 (de) | Verfahren zur Bestimmung der Speichertempertur eines elektrischen Speichers | |
DE102016220329A1 (de) | Spannungs-Erfassungs-Schaltkreis und Spannungs-Erfassungs-Verfahren | |
DE102012006247A1 (de) | Vorrichtung und Verfahren zum Betreiben einer Energiespeichervorrichtung | |
CN105449771A (zh) | 一种电池均衡器及其应用 | |
CN106597219B (zh) | 一种基于关联矩阵的煤矿高压电网短路故障自动定位方法 | |
WO2015110602A1 (de) | Verfahren zum ermitteln des coulombschen wirkungsgrades von akkumulatorzellen | |
CN205231203U (zh) | 电流检测电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |