CN102652348B - 芯片级集成电感器及其制造方法 - Google Patents

Abstract

半导体芯片具有在后端制程线期间制造的集成电感器。具体地，在金属化层中形成回路(30)，并且将磁性材料的中心区(32)设置在回路内。控制中心区域的尺寸以实现所需性质。

Description

芯片级集成电感器及其制造方法

技术领域

本发明涉及一种半导体芯片中集成的电感器及其制造方法。

背景技术

电感器是在广阔和不同范围应用中的集成电路的重要元件。例如，电感器用于通信***中诸如高通滤波器、谐振回路和巴待沃思滤波器(Butterworth filter)之类的信号处理电路。附加的应用包括在射频(RF)收发电路中的阻抗匹配网络拓扑。用于混合电动车中的dc/dc转换器的高效集成变压器也要求集成的微线圈。在用于射频识别(RFID)设备和嵌入式生物医学移植的电感性功率转换***中，集成线圈是关键元件。微机电谐振器和磁传感器也要求高质量的集成电感器。

理想地，应该在***设计层面将电感器与***电子设备集成。然而，传统上电感器是非常难以小型化的大辅助部件。已经通过利用有源元件对其作用进行仿真来尝试消除通信***中的电感器。然而，这种方法是不成功的，因为其引入了更多的寄生效应并且通常产生比实际电感器更多的噪声。

当不能够消除电感器时，设计者使用在与电感器相耦合的集成电路相同的衬底上制造的集成二维螺旋电感器。尽管可以通过传统的集成电路制造来制造这些电感器，它们典型地遭受低电感、低品质因子的问题，并且典型地消耗大量的共享表面积。

因此，有利地是按照改进的方式将电感器的制造与集成电路的制造相集成。特别需要制造用于高频应用的电感器。

集成电路制造是非常先进的技术。可以将工艺步骤分为前端制程线(FEOL)和后端制程线(BEOL)。前端制程线是直到第一金属化层为止的一组工艺步骤，而后端制程线是其余步骤。前端制程线在芯片上制造了多种有源和无源半导体器件；后端制程线用于制造互连和触点。越来越多地可以使用多于一级的互连。

发明内容

根据本发明，提出了一种根据权利要求1所述的在芯片上制造电感器的方法。

本发明开拓了微米或亚微米磁元件的性质。与体材料元件相比，它们具有更高的铁磁谐振频率，因此它们可以用于更宽的频率范围，典型地扩展到GHz区域。与体材料值相比，磁导率增加，并且磁导率的耗散部分减小。也减小了噪声。

由于这些原因，非常小的磁性元件非常适用于提供芯片上的增强电感。

可以按照与传统后端处理兼容的方式容易地制造所述电感。在用于形成回路的金属化层之前不需要对于制造的任何修改。

本发明也涉及一种具有根据权利要求9所述的电感器的半导体芯片。

附图说明

为了更好的理解本发明，将只作为示例参考附图描述实施例，其中：

图1按照侧视图示出了在本发明实施例的制造中的第一阶段；

图2按照侧视图示出了所述实施例的制造的第二阶段；

图3按照侧视图示出了所述实施例的制造的第三阶段；

图4按照顶视图示出了图3所示的阶段；以及

图5示出了替代布局的顶视图；以及

图6示出了另一替代布局的顶视图。

附图是示意性的并且没有按比例绘制。具体地，对侧视图中的垂直方向进行了夸大。

具体实施方式

参考图1，在FEOL的末端制造集成电路2，以具有多个半导体器件4和金属化层6。在示例中，金属化层6是Al。

在具有半导体器件的集成电路2的区域中照常对金属化层进行构图，并且在用于形成电感的区域8中，对金属化层6进行构图以形成如图3所示的回路30。所述回路在集成电路的平面10内，所述平面如图1中所示。

然后，将难熔金属层12沉积到半导体器件的整个表面上，接着是磁薄膜14和保护层16。这些层的功能在下面描述。具体地，可以通过溅射来沉积难熔金属层12和磁薄膜14。

然后沉积光致抗蚀剂层18，并且对其进行构图以只留下在所述回路中心处的磁元件32上的光致抗蚀剂，得到了如图1所示的结构。

然后使用所述光致抗蚀剂作为氯基反应离子刻蚀工艺中的掩模，其留下了在回路中心中的磁元件32中的难熔金属层12、磁薄膜14和保护层16的三层结构。然后去除光致抗蚀剂。

选择磁元件32的尺寸为较小，以允许由磁性膜的磁元件构成的回路30和磁芯具有所需性质，具体地以高频操作。现在将讨论其背后的物理考虑。

已知：当磁性材料经受以频率ω振荡的磁场时，通过复数磁导率χ(ω)＝χ_M(ω)-jχ_D(ω)描述了其响应，其中j是χ_M(ω)支配了介质的磁响应，而χ_D(ω)示出了在频率ω时的损耗(当ω→0时χ_D(ω)→0)。

在体磁性材料的情况下，复数磁导率χ(ω)由本征材料性质确定。另一方面，与具有相同成分的体材料样品相比，薄的磁性膜的复数磁导率已经显著不同。另外，通过引入横向尺寸限制，与原始体材料以及薄磁性材料相比，可以实质上改变磁性材料的性质。磁性质中的这些变化是由于减小的尺寸引起的磁序的实质性更改产生的。

根据诸如S.Ramo，J.R.Whinnery和T.VanDuzer的通信电子器件中的场和波(Fields and Waves in Communication Electronics)，JohnWiley & Sons，Inc.第三版，1994以及W.R.Smythe的静态和动态电子学(Static and Dynamic Electricity)，McGraw-Hill Book Company，第二版，1950之类的教科书，薄电流回路的普通电感性质是已知的。

将合适的磁性膜芯集成到回路中可以用作磁通放大部件。通过减小磁通泄露，在减小不需要的欧姆损耗的同时，线圈的有效电感将增加，实现了如下定义的高品质因子Q：

$Q\left(\mathrm{\ω}\right)=\frac{\mathrm{\ωL}}{R}$

在芯片级RF集成电感器中使用的合适磁性材料必须相应地表现出在高频范围内的高磁导率和磁损耗以及与IC工艺的工艺兼容性。磁性材料的相对磁导率(μ_r)和电阻率ρ是关键参数。由于铁磁材料中的损耗，本征磁导率是具有明确频率依赖性的复数量，定义为：

${\mathrm{\μ}}_r\left(\mathrm{j\ω}\right)={\mathrm{\μ}}_r^R-j{\mathrm{\μ}}_r^I$

其中是串联复数磁导率的实部，表示磁性能并且相应地对于集成线圈的电感L有贡献，而是复数磁导率的虚部，并且确定材料的磁性损耗。

在低频下，针对典型铁氧体材料，比大得多。对于在诸如壶形芯和圆柱形芯之类的变压器中使用的传统铁氧体芯，已知的是磁损耗将在GHz区域的高频下增加，因为铁氧体示出了难以超过800MHz的低铁磁谐振频率f_M。

这里需要强调的是对于体材料，复数磁导率的实部和虚部两者以及铁磁谐振频率都只由材料组分支配。然而，当磁性结构的尺寸(厚度、横向尺寸)变得与平均铁磁畴尺寸可比时，复数磁导率也变得强烈地依赖于尺寸。作为其结果，所述尺寸可以用作有效的措施来裁剪磁性元件的相关性质。

坡莫合金(NiFe)和FeCo薄磁性膜的高频特性已经由N X Sun等人在IEEE Tran Magnetics，volume 38，number 1，2002进行了研究。已经对多畴薄膜执行了这种分析，其中存在磁畴，并且通过尼尔壁旋转发生了磁性切换。尼尔畴壁在薄磁性膜的平面内，与其中磁性切换发生在薄膜平面外的体材料畴壁(布洛赫壁)不同。尼尔壁的存在向***的动态特性添加了转出部件(dumping-like)，并且限制了截止频率。

与多畴薄磁性膜相对比的是，具有(亚)微米横向尺寸的磁性薄膜处于单畴状态，因为畴壁的形成比与单抽态相关联的杂散磁场在能量方面不太有利(energetically less favourable)。例如，L Giovannini等人在物理快报B(Phys Rev.B)，volume 70，172404，2004研究了FeNi(坡莫合金)磁盘的动态行为。与多畴膜相反，这些磁盘处于单畴态，这暗示了它们的动态特性只由自旋动力学、其与晶格的相互作用、以及赛曼作用、多体自旋和电子相互作用确定。作为其结果，截止频率显著地增加到大于10GHz。

在P.Wang等人在IEEE TranMagnetics，Volume 45，No1，pp71-74(2009)中说明了通过只减小铁磁薄膜的横向尺寸实现了截止频率中的显著增加，其中仅仅通过将其宽度从550nm减小到240nm就将薄坡莫合金的铁磁谐振频率从约8GHz增加到约11.5Ghz。

发明人已经认识到作为其结果，薄膜软铁磁材料，具体地具有(亚)微米横向尺寸的软磁性膜以及因此的单磁畴(或者仅有几个磁畴)适用于在宽范围频率中操作。因此，选择每一个磁性元件(32)的横向尺寸，使得每一个磁性元件只具有几个磁畴，或者优选地实际只有一个单独的磁畴。

这种概念适用于多种磁性材料。组合了高磁导率、良好热稳定性、高饱和磁化率、高电阻率、良好高频性质以及硅工艺兼容的薄膜磁性材料适用于高频电感器。

为了便于处理，诸如已知为是坡莫合金的Fe_xNi_1-x合金之类的相对众所周知的材料可以进入单畴状态，具有最高100nm厚和亚微米条件横向尺寸的膜，其允许高频操作。如上所述，其可以超过10GHz-3dB频率。钴是可能的替代。

可以使用更先进的材料，例如CoZrTa和Ni-Zn(-Co)。这些允许更宽范围的可能性。具体地，可以使用多种材料进一步调节性质-坡莫合金通常按照80％Ni和20％Fe的形式使用，因此其磁材料性质是固定的。通过使用诸如CoZrTa合金之类的三元材料，在施加的合金成分中存在更大的灵活性，其允许对实际性质进行裁剪以满足要求。具体地，可以利用合适的材料选择来调节磁导率的实部和虚部两者，具体地可以允许控制损耗程度。这些材料的选择也可以允许控制温度依赖性。

因此，利用只略微地对材料的总磁导率μ_r进行折衷，可以显著地改善f_M并且减小

在本发明中使用的较小横向限制的芯相对于体材料具有多种优势。更重要地，增加了铁磁谐振频率，允许电感器芯在GHz范围操作。另外，增加了磁导率χ(ω)本身的模数，降低了磁导率的耗散部分χ_D(ω)。

也显著地减小了来自巴克豪森(Barkhausen)效应的噪声贡献。

例如，在具有0.3μm宽的金属线的回路内或由其包围的磁性材料的平面1μm正方形中心区域32将回路的电感从约1pH增加到0.1nH，增加了100倍。这大大地减小了在具有上述改进形式的芯片上提供电感的面积。

在磁性区域下面使用难熔金属层12具有多种效果。首先，它改进了磁性膜与形成芯片2的表面的金属内电介质的粘合性。其次，它作为扩散阻挡层，如果磁性膜例如在合金中包含迅速扩散剂，扩散阻挡层是非常重要的。再次，难熔金属层12可以设置为后续沉积膜的质地，可以用于对磁性性质进行裁剪。然而，难熔金属层12对于本发明的操作不是决定必要的，如果不需要可以省略。

保护层16简单地保护了磁性膜。对于实验室目的，可以使用金。对于商用集成电路制造，通常不允许使用金，因此可以使用诸如TiN或TaN之类的标准BEOL难熔金属(化合物)。

术语“回路”并没有暗示所述回路需要是闭环回路。参见图4和图5中的可能替代结构。注意：因为所述回路不需要在其末端形成接触34，所述回路不是完整的环形。所述回路可以小于一整圈(图4)或者大于一整圈(图5)。

在图6中示出了另外的替代结构。为了确保所使用的磁性材料是单畴态，可以使用如图6所示的多个磁性元件来代替一个磁性元件。假设所示正方形的横向尺寸是a，应该将其间的间隔保持为2a(或者以上)，使得在它们之间不存在电磁相互作用，并且在其中设置了抗铁磁排序。这同样适用于具有半径r的圆形磁性元件，所述距离应该是2r。

通过使用多个磁性元件，甚至对于大尺寸回路和大电感也可以使用小磁性元件尺寸的优点。

Claims (13)

1.一种在芯片上制造电感器的方法，包括：

将集成电路芯片(2)制造到衬底上，以形成多个半导体器件(4)和金属化层(6)；限定在金属化层(6)中的芯片的平面(10)内延伸的回路(30)；

沉积磁性材料层；

在所述磁性材料层上沉积抗蚀剂并对其进行构图，以将至少一个磁元件(32)的区域限定在所述回路之内；

刻蚀以去除除了由抗蚀剂保护的地方之外的磁性材料层；以及

去除所述抗蚀剂以留下在所述磁性材料层的至少一个磁元件(32)周围的金属化层(6)中的回路(30)，每一个磁元件(32)具有横向尺寸，以包括不多于5个磁畴；

其中沉积抗蚀剂并且对其构图以及刻蚀的步骤在回路(30)内限定了多个磁元件(32)，所述磁元件间隔开以在相邻磁元件之间具有至少是每一个磁元件的最大横向尺寸两倍的间隙。

2.根据权利要求1所述的方法，其中每一个磁元件(32)包括单独的磁畴。

3.根据权利要求1或2所述的方法，其中每一个磁元件(32)的横向尺寸不超过1μm。

4.根据权利要求1所述的方法，还包括在限定回路(30)的步骤之后且在沉积磁性材料层的步骤之前，在芯片的表面上沉积难熔金属层，其中所述刻蚀步骤还去除除了由抗蚀剂保护的地方之外的难熔金属层。

5.根据权利要求1所述的方法，还包括在所述磁性材料层上沉积保护层，其中所述刻蚀步骤还去除除了由抗蚀剂保护的地方之外的保护层。

6.根据权利要求1所述的方法，其中所述刻蚀步骤使用干法氯刻蚀。

7.根据权利要求1所述的方法，其中所述磁性材料层是Fe和Ni的合金。

8.一种半导体芯片，包括：

在衬底上形成的多个半导体器件(4)；

所述衬底上的金属化层(6)，所述金属化层包括形成电感器的至少一个回路(30)；以及

磁性材料，形成为所述回路内的至少一个磁元件(32)，所述磁元件具有横向尺寸以包括不多于5个磁畴；

所述回路(30)内的多个磁元件(32)，所述磁元件间隔开以在相邻元件之间具有至少是每一个磁元件的最大横向尺寸两倍的间隙。

9.根据权利要求8所述的半导体芯片，其中每一个磁元件包括单独的磁畴。

10.根据权利要求8或9所述的半导体芯片，其中每一个磁元件的横向尺寸不超过1μm。

11.根据权利要求8所述的半导体芯片，还包括在所述磁性材料下方的难熔金属层。

12.根据权利要求8所述的半导体芯片，还包括所述磁性材料上的保护层。

13.根据权利要求8所述的半导体芯片，其中所述磁性材料是Fe和Ni的合金。