CN102624402B - 一种ldpc译码器 - Google Patents

Abstract

本发明涉及一种LDPC译码器，包括：p个双端口存储器，同一地址i的数据构成输入数据块C_i；存具有分组特性的校验矩阵H的第二存储器；第一数据移位单元，根据校验矩阵H中子阵P的编号x(x≠-1)对双端口存储器并行输出数据循环左移x位，Px是单位矩阵每列右移x位后的矩阵；减法器，输入接第一数据移位单元、输出接计算器；p个计算器，根据校验方程并行计算输出差值d；存d的第三存储器，输入接计算器、输出接减法器作为被减数，并行输出各计算器输出数据；加法器，输入接计算器；p个FIFO，输入接减法器、输出接加法器；第二数据移位单元，输入接加法器、输出接双端口存储器，将计算后数据反向移位后替换最初位置数据。

Description

一种LDPC译码器

技术领域

本发明涉及编解纠错码领域，具体涉及一种低密度奇偶校验码(LDPC)译码器。

背景技术

二进制数据在传输过程中，通常会遇到一些噪声或干扰，而导致接收时会有误码出现，在无线传输时，这些电子噪声通常更是无法避免，当接收时如果出现数据错误，一种方式，我们可以拒绝接收并要求对方重新发送，但在很多情况下，数据是实时发送的，不允许上面的操作；为此纠错码就发展起来，在通信***中，通常使用前向纠错码来检测和纠正错码，低密度奇偶校验码(LDPC)就是一种分组码。

在传输数据时，前向纠错码会按照一定的算法来额外增加一些比特，这些比特对于数据来说就是冗余的，接收机可以依据接收到的数据和冗余的校验位，来判定传输的数据是逻辑“1”还是逻辑“0”，或者，接收机可以给出一个概率，用来表示数据是逻辑“1”或逻辑“0”的概率大小，这样的数据是软判决数据。译码过程通常使用最大似然法，得到一个与原发送数据最为接近的猜测数据。目前，被广泛应用的前向纠错码有很多种，例如卷积编码、里所码(RS码)、turbo码。LDPC是最近发展很快并得到多个传输协议认可的一种分组码，其通用的译码算法是和积算法(Summary-Product Rule)。根据和积算法的原理，人们又发展出了他的近似算法——迭代算法，迭代算法是可以用硬件电路来实现的，但是现有方法在实现上存在复杂度高、资源占用大、效率低、速度慢的问题，这就阻碍了LDPC的广泛应用。如图1所示，美国在先专利，专利号(US 6633856 B2)，所采用的技术框图，其完成一次计算需要两个循环来实现，分别处理变量节点1708和约束节点1709，处理时间长；迭代中主要使用了两组存储器1707和1706，还用到了两个辅助存储器1712和1710，整个迭代过程的处理较复杂，用到的存储器较多，资源占用大，对于整个处理流程的控制也相对复杂。

发明内容

本发明需要解决的技术问题是，如何提供一种LDPC译码器，采用并行计算的电路结构，通过分组的方式，能实现同时计算一组中所有的校验方程，整个迭代过程按组进行，且只使用了同一个计算处理模块及一组存储器，以达到降低复杂度、降低占用的存储器资源、提高效率和速度的目的。

本发明的技术问题这样解决：构建一种LDPC译码器，包括：

p个双端口存储器(ram A^q)，位于数据输入端，每个数据块C_i的p个数据(C_i1，C_i2，C_i3，……C_ip)存入p个所述双端口存储器(ram A^q)的同一地址i，其中：p＞q≥0，p是大于1的自然数，i、q是整数；

用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram A^q)；所述校验矩阵H具有分组特性；

第一数据移位单元，输入端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子阵P的除x＝-1外的编号x对所述双端口存储器(ram A^q)当前地址i并行输出数据[C_i1，C_i2，C_i3，……C_ip]循环左移x位，其中：编号为0的P₀是p×p的单位矩阵，编号为-1的P_-1是p×p的全零矩阵，除x＝-1外，编号为x的P_X是P₀每列右移x位后的矩阵，-1≤x＜p，x是整数；

减法器，一输入端连接作为减数的第一数据移位单元；

p个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据C_j进行计算，并行计算输出差值d_j，自然数N大于等于自然数j；

用于存储所有差值d的第三存储器(ram d_q)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d；

加法器，一输入端连接所述计算器输出端；

p个先入先出队列缓冲器(FIFO^q)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；

第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子阵P的编号x对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。

按照本发明提供的LDPC译码器，所述数据输入端是串行输入端，该译码器还包括位于所述串行输入端与双端口存储器之间的一分p的分路器。

按照本发明提供的LDPC译码器，包括但不限制于选择以下具体形式：

(一)N＝3，p＝7；

(二)N＝24，p＝10；

(三)N＝96，p＝20。

本发明提供的LDPC译码器，采用并行计算的电路结构，较现有技术具有以下优点：

1、对于计算结果的有效的存储；

2、减少迭代中所需的存储器的规模；

3、减少整体译码处理复杂度。

附图说明

下面结合附图和具体实施例进一步对本发明进行详细说明：

图1为现有LDPC译码器的结构原理框图；

图2为本发明LDPC译码器的结构原理框图；

图3为图2中计算器第一部件硬件逻辑示意图；

图4为图2中计算器第二部件硬件逻辑示意图；

图5为本发明具体实施例的LDPC译码器的硬件逻辑结构示意图。

具体实施方式

首先，说明本发明基础，分组码和分组矩阵：

(一)分组码

通常分组码可以表示成(n，k)，n为码组长度，k是信息位，n-k是校验位。在编码的时候，通常使用生成矩阵G，它是一个k×n的矩阵；输入信息为E，它是一个1×k的矩阵(也就是行向量)，编码之后的码组为B，它是1×n的矩阵。B＝E·G，举一个例子：k＝4，n＝7；G就是一个4×7的矩阵

$G=\left[\begin{array}{ccccccc}1& 0& 0& 0& 1& 1& 1\\ 0& 1& 0& 0& 1& 1& 0\\ 0& 0& 1& 0& 1& 0& 1\\ 0& 0& 0& 1& 0& 1& 1\end{array}\right]$

E是含有4个元素的行向量，假设，E＝[E₀ E₁ E₂ E₃]

B是含有7个元素的行向量，假设，B＝[B₀ B₁ B₂ B₃ B₄ B₅ B₆]

根据公式B＝E·G

$B=\left[\begin{array}{cccc}{E}_0& E_1& E_2& E_3\end{array}\right]\left[\begin{array}{ccccccc}1& 0& 0& 0& 1& 1& 1\\ 0& 1& 0& 0& 1& 1& 0\\ 0& 0& 1& 0& 1& 0& 1\\ 0& 0& 0& 1& 0& 1& 1\end{array}\right]=\left[\begin{array}{ccccccc}{E}_0& E_1& E_2& E_3& E_0+E_1+E_2& E_0+E_1+E_3& E_0+E_2+E_3\end{array}\right]$

所以：

B₀＝E₀

B₁＝E₁

B₂＝E₂

B₃＝E₃

B₄＝E₀+E₁+E₂

B₅＝E₀+E₁+E₃

B₆＝E₀+E₂+E₃

可以看出，编码之后前4个元素仍然与输入的A一致，后3个是计算得到的校验位。

数据B被调制器发送之后，在有噪声的信道中传播，在接收端，解调器收到的数据用C表示，

C＝[C₀ C₁ C₂ C₃ C₄ C₅ C₆]

要验证接收到的C是否还是原来的B，这就需要检查编码时应用的校验方程是否成立，即

C₄＝C₀+C₁+C₂

C₅＝C₀+C₁+C₃

C₆＝C₀+C₂+C₃

这3个方程是否成立，这种校验关系是由校验矩阵H来决定的，H和G是一一对应的，他们满足GH^T＝0，H^T是H的转置矩阵。根据前面的G，可以得出与他对应的校验矩阵H，

$H=\left[\begin{array}{ccccccc}1& 1& 1& 0& 1& 0& 0\\ 1& 1& 0& 1& 0& 1& 0\\ 1& 0& 1& 1& 0& 0& 1\end{array}\right]$

所以在译码时，只要验证HC^T是否为0，C^T是C的转置矩阵。当HC^T＝0时，表明校验方程成立，数据C无误；否则，数据C有误。

${\mathrm{HC}}^T\left[\begin{array}{ccccccc}1& 1& 1& 0& 1& 0& 0\\ 1& 1& 0& 1& 0& 1& 0\\ 1& 0& 1& 1& 0& 0& 1\end{array}\right]{\left[\begin{array}{ccccccc}{C}_0& C_1& C_2& C_3& C_4& C_5& C_6\end{array}\right]}^T$

$=\left[\begin{array}{ccccccc}1& 1& 1& 0& 1& 0& 0\\ 1& 1& 0& 1& 0& 1& 0\\ 1& 0& 1& 1& 0& 0& 1\end{array}\right]\left[\begin{array}{c}{C}_0\\ C_1\\ C_2\\ C_3\\ C_4\\ C_5\\ C_6\end{array}\right]$

$=\left[\begin{array}{c}{C}_0+C_1+C_2+C_4\\ C_0+C_1+C_3+C_5\\ C_0+C_2+C_3+C_6\end{array}\right]$

通过推导发现，有三个校验方程需要计算 $\left\{\begin{array}{c}{C}_0+C_1+C_2+C_4=0\\ C_0+C_1+C_3+C_5=0\\ C_0+C_2+C_3+C_6=0\end{array}\right.$

方程成立，则数据C无误；否则，数据C有误。这三个方程与编码时的校验关系 $\begin{array}{c}{B}_4=E_0+E_1+E_2\\ B_5=E_0+E_1+E_3\\ B_6=E_0+E_2+E_3\end{array}$ 是一致的(在一位二进制数的运算中，1+1＝1-1＝0)。

根据上面的分析，在译码时，最主要的依据就是校验矩阵H，他决定了信息位和校验位之间的校验关系，最终是通过计算校验方程的方式来进行译码。

本发明专利提出了一种LDPC码的并行迭代译码的硬件实现方法，但是此方法并不适用于所有的LDPC码，他只能应用于有分组特性的校验矩阵H。

(二)分组矩阵(扩展的矩阵)

分组矩阵是一类特殊的矩阵，首先，有一个基础矩阵S(m×l，m行l列)，然后用一个因子p来扩展它，由此获得一个p·m×p·l的矩阵S′，原基础矩阵S中的0用一个p×p的全零子矩阵代替，原基础矩阵S中的1用一个p×p的非全零子矩阵代替(该子矩阵是p×p的单位矩阵或单位矩阵右移后的形式，它的每行每列都只有一个1)。

假设S是一个3×7的矩阵

$S=\left[\begin{array}{ccccccc}1& 1& 1& 0& 1& 0& 0\\ 1& 1& 0& 1& 0& 1& 0\\ 1& 0& 1& 1& 0& 0& 1\end{array}\right]$

p＝3，首先，我们把所有的p×p子矩阵列出来，

$P_0=\left[\begin{array}{ccc}1& 0& 0\\ 0& 1& 0\\ 0& 0& 1\end{array}\right],$ 就是3×3的单位矩阵

$P_1=\left[\begin{array}{ccc}0& 1& 0\\ 0& 0& 1\\ 1& 0& 0\end{array}\right],$ 就是P₀中每列循环右移一位，最右边一列移到了矩阵的最左边

$P_2=\left[\begin{array}{ccc}0& 0& 1\\ 1& 0& 0\\ 0& 1& 0\end{array}\right],$ 就是P₀中每列循环右移两位

$P_{-1}=\left[\begin{array}{ccc}0& 0& 0\\ 0& 0& 0\\ 0& 0& 0\end{array}\right],$ 是全零矩阵

然后，用P_-1替代S中原有的0，用P₀、P₁、P₂来替代S中原有的1。具体到每个1是用哪个子矩阵来替代是可以任意安排的，我们假设按照其中一种替换方案来扩展，得到9×21的矩阵S′

$S^{\′}=\left[\begin{array}{ccccccccccccccccccccc}1& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 1& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 1& 0& 1& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 1& 0& 0& 0& 0\\ 1& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 1& 1& 0& 0& 1& 1& 0& 0& 0& 0& 0& 0& 1& 0& 0\\ 1& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 1& 0\\ 0& 1& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 1\end{array}\right]$

为了便于描述，我们通常用下面这种方式来表达上面的9×21的矩阵

$S^{\′}=\left[\begin{array}{ccccccc}{P}_0& P_2& P_0& P_{-1}& P_0& P_{-1}& P_{-1}\\ P_1& P_1& P_{-1}& P_0& P_{-1}& P_0& P_{-1}\\ P_2& P_{-1}& P_0& P_1& P_{-1}& P_{-1}& P_0\end{array}\right]$

第二，详细说明本发明具体实现：

(一)硬件结构

本发明的LDPC译码器，结构如图2所示，具体包括：

p个双端口存储器(ram A^q)，位于数据输入端，每个数据块C_i的p个数据(C_i1，C_i2，C_i3，……C_ip)存入p个所述双端口存储器(ram A^q)的同一地址i，其中：p＞q≥0，p是大于1的自然数，i、q是整数；

用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram A^q)；所述校验矩阵H具有分组特性；

第一数据移位单元，输入端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子阵P的编号x(x≠-1时)对所述双端口存储器(ramA^q)当前地址i并行输出数据[C_i1，C_i2，C_i3，……C_ip]循环左移x位，其中：编号为0的P₀是p×p的单位矩阵，编号为-1的P_-1是p×p的全零矩阵，编号为x(x≠-1时)的P_X是P₀每列右移x位后的矩阵，-1≤x＜p，x是整数；

减法器，一输入端连接作为减数的第一数据移位单元；

p个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据C_j(N≥j＞0)进行计算，并行计算输出差值d_j(N≥j＞0)；

用于存储所有差值d的第三存储器(ram d_q，p＞q≥0)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d；

加法器，一输入端连接所述计算器输出端；

p个先入先出队列缓冲器(FIFO^q)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；

第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子阵P的编号x对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。

(二)详细译码操作和具体工作步骤

1.输入数据的存储

送到译码器的是解调输出的对数似然比(LLR)数据C，该数据有rbit(r≥3)位宽，且是串行输入。在存入双端口ram A时，要先进行分组，在并行计算的结构中，分组的个数是与子矩阵的因子p一致的，每p个数据为一数据块，用i(n为码组长度，p是子矩阵的因子)来标记不同的数据块，根据LDPC码块的长度，i会有不同的最大值。作为同一数据块的p个数据需要存入双端口ram A的同一个地址下，这样在读出时可以同时读出这p个数据；所以我们把双端口ram A用p个小的双端口ram A^q(p＞q≥0)来实现，这样同一数据块i的p个数据，便可以存入p个小的双端口ram A^q(p＞q≥0)的同一地址i，将所有数据先分成数据块再存储，就完成了步骤1。

2.数据读出及预处理

根据子矩阵的因子p，一组可以计算p个校验方程，校验方程的信息都存储在LDPC码的校验矩阵H中，在编码时，H是编码的依据；在解码时，H也是计算校验方程的依据。在译码器中，我们用一个rom来存储H，在进行计算之前，需要根据矩阵H的信息将参与该组校验方程的数据块从双端口ram A^q(p＞q≥0)中读出，这主要是通过控制ram A^q的读地址来实现的，首先，读出参与该校验方程的第一个数据块i即C_i1，C_i2，C_i3，……C_ip，根据校验矩阵H中子阵P的编号来调整这p个数据的排列顺序(通过左移或右移的方式)。移位之后，还要减去上次迭代时该组校验方程计算的结果d_i1，d_i2，d_i3，……d_ip(首次迭代时不需要)，因为一个校验方程计算的结果，不可以用来影响他自身的下一次计算。其次，用同样的方式，读出参与该校验方程的第二个数据块、第三个数据块，直到第N个数据块，N是参与该校验方程的数据的个数，即基础矩阵S每行中元素为1的个数。在实现上，同一数据块中的p个数据是并行操作(同时的)，第一个数据块、第二个数据块、第三个数据块，直到第N个数据块他们是串行操作(时间上是先后的顺序)。最终输出，p组并行的数据流，每个数据流C_j(N≥j＞0)包含N个串行数据即构成了校验方程。

3.计算校验方程

计算器在LDPC译码实现的硬件结构中，是很重要的一环。它负责计算校验方程，给出输入数据需要调整的值即差值，为之后的计算提供修正。在并行计算的结构中，我们引入的计算器的个数是与子矩阵的因子p一致的，对于一个计算器，其具体的步骤为：假设输入串行数据为C_j(N≥j＞0)，首先，要验证该校验方程是否成立，我们计算(hd是C_j的符号位，其是1bit二进制数据，所以这里的求和运算就等效于模二加)，其实现的硬件逻辑结构如图3所示，其中：

当correct＝0时，表示输入的数据序列满足校验方程；

当correct＝1时，表示输入的数据序列不满足校验方程。

差值d_j(N≥j＞0)，与输入的C_j是一一对应的，也是由符号和幅度两部分组成的，在计算器中也是分别计算的。差值的符号hd(d_j)＝hd(C_j)+correct(这里也是模二加)，其实现的硬件逻辑结构如图3所示，其中：

差值d_j的幅度计算需要以下几个步骤：首先要找出串行数据C_j中幅度最小值MIN₁，MIN₁＝min(amp(C_j))，及它在序列C_j中的位置v；然后找出序列C_j中的幅度第二小值MIN₂，MIN₂＝min(amp(C_j))，for(j≠v)；第三计算Ivl_out，lvl_out＝max(0，MIN₁-f(MIN₂-MIN₁))其中函数f(x)的表达式为：

$f\left(x\right)=\begin{array}{ccc}\begin{array}{c}3\\ 2\\ 1\\ 0\end{array}& \mathrm{for}& \begin{array}{c}x<2\\ 2\&le;x<4\\ 4\&le;x<8\\ 8\&le;x\end{array}\end{array}$

由此可以得到amp(d_j)：

amp(d_j)＝lvl_out，for(j≠v)；amp(d_v)＝MIN₂

所以差值d_j的幅度共有2种可能的输出，当j＝v时，amp(d_v)＝MIN₂；对于其它的C_j(j≠v)，amp(d_j)＝lvl_out；前面说过，计算的结果要存储起来，对于串行数据C_j中的每一个数据，都会串行输出一个对应的差值d_j(N≥j＞0)。同时p个计算器并行工作，会并行输出p个差值d_i1，d_i2，d_i3，……d_ip，用p个存储器ram d_q，(p＞q≥0)存储这些数据。

4.存储修正后的数据

在计算完之后，并行输出的差值和先入先出队列缓冲器(FIFO^q)的输出相加；然后将结果通过第二数据移位单元再存回到双端口ram A^q中，然后就可以开始下一个校验方程的计算。

第三，结合本发明具体实施例进一步详细说明：

(一)硬件结构

本发明具体实施例的LDPC译码器，结构如图5所示，具体包括：

一分三的分路器，位于数据输入端，将串行输入转为并行输入；

三个双端口存储器，连接分路器对应端口；

用于存储校验矩阵H的第二存储器，控制连接所述双端口存储器；所述校验矩阵H具有分组特性；

第一数据移位单元，输入端连接所述双端口存储器，用于根据校验矩阵H中子阵P的编号x对所述双端口存储器当前地址i并行输出数据[C_i1，C_i2，C_i3，……C_ip]循环左移x位，其中：编号为0的P₀是3×3的单位矩阵，编号为-1的P_-1是3×3的全零矩阵，编号为x(x≠-1时)的P_X是P₀每列右移x位后的矩阵，-1≤x＜p，k是整数；

减法器，一输入端连接作为减数的第一数据移位单元；

三个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N(实例中N＝4)个串行输入数据C_j(N≥j＞0)(实例中如[C₀₀ C₁₂ C₂₀ C₄₀])进行计算，并行计算输出差值d_j(N≥j＞0)(实例中如[d⁰ ₀₀ d⁰ ₁₀ d⁰ ₂₀ d⁰ ₄₀])；

用于存储所有差值d的第三存储器，输入端连接三个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器同时或同一时间顺序输出的差值d；

加法器，一输入端连接所述计算器输出端；

三个先入先出队列缓冲器，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；

第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器，用于根据校验矩阵H中子阵P的编号x对计算后的数据循环右移x位后替换原始对应位置中的数据。

(二)详细译码操作和具体工作步骤

将上面给出的矩阵S′作为本实例的校验矩阵H，来举例说明整个并行译码的实施方案。

1.数据输入的存储

对于分组码，输入数据要按码块一块一块的输入，假设当前的输入码块为C，

C＝[C₀ C₁ C₂ C₃ C₄ C₅ C₆ C₇ C₈ C₉ C₁₀ C₁₁ C₁₂ C₁₃ C₁₄ C₁₅ C₁₆ C₁₇ C₁₈ C₁₉ C₂₀]

每个输入数据为rbit(r≥3)LLR值(对数似然比)，要寄存到双端口ram A中，通常的做法是将输入数据一个一个存入ram A，在本发明中，我们先把输入码块C进行分组，分组的依据是校验矩阵H的扩展因子p(在此例中p＝3)，所以先将C中的数据按输入的顺序，每3个数据一组；分组后C可表示成

C＝[C₀₀ C₀₁ C₀₂ C₁₀ C₁₁ C₁₂ C₂₀ C₂₁ C₂₂ C₃₀ C₃₁ C₃₂ C₄₀ C₄₁ C₄₂ C₅₀ C₅₁ C₅₂ C₆₀ C₆₁ C₆₂]

其中C₀₁中的0表示第0组，1表示小组中标号为1的数据；

在存储时，需要3个相同的双端口ram A，表示成A⁰、A¹、A²。每个小组中的标号为0的数据都存入A⁰中；每个小组中的标号为1的数据都存入A¹中；每个小组中的标号为2的数据都存入A²中；存入的地址由小组编号来定。

所以，C₀₀、C₀₁、C₀₂要依次存入A⁰、A¹、A²的地址0中；

C₁₀、C₁₁、C₁₂要依次存入A⁰、A¹、A²的地址1中；

C₆₀、C₆₁、C₆₂要依次存入A⁰、A¹、A²的地址6中；

按照这种方式存储之后，在读取时，就可以将同一小组的数据(例如C₀₀、C₀₁、C₀₂)同时读出来。

2.数据读出及预处理

对已经存入的码块，就要开始进行迭代译码，主要的计算就是验证每一个校验方程，通过验证校验方程来修正数据的LLR值。在计算之前，数据需要按照校验方程的需要从A⁰、A¹、A²中读出，然后经过预处理，再送入计算器中计算。

校验矩阵H中包含了所有校验方程的信息，根据H本身的分组情况，校验方程的计算也要分组，同一组中的所有校验方程，是并行同时计算的。先通过矩阵乘法HC^T，列出所有的校验方程。

${\mathrm{HC}}^T=\left[\begin{array}{ccccccccccccccccccccc}1& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 1& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 1& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0\\ 1& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 1& 0& 0& 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 1& 0& 0\\ 1& 0& 0& 0& 0& 0& 0& 1& 0& 0& 0& 1& 0& 0& 0& 0& 0& 0& 0& 1& 0\\ 0& 1& 0& 0& 0& 0& 0& 0& 1& 1& 0& 0& 0& 0& 0& 0& 0& 0& 0& 0& 1\end{array}\right]\left[\begin{array}{c}{C}_{00}\\ C_{01}\\ C_{02}\\ C_{10}\\ C_{11}\\ C_{12}\\ C_{20}\\ C_{21}\\ C_{22}\\ C_{30}\\ C_{31}\\ C_{32}\\ C_{40}\\ C_{41}\\ C_{42}\\ C_{50}\\ C_{51}\\ C_{52}\\ C_{60}\\ C_{61}\\ C_{62}\end{array}\right]$

$=\begin{array}{c}\end{array}\left[\begin{array}{c}{C}_{00}+C_{12}+C_{20}+C_{40}\\ C_{01}+C_{10}+C_{21}+C_{41}\\ C_{02}+C_{11}+C_{22}+C_{42}\\ C_{01}+C_{11}+C_{30}+C_{50}\\ C_{02}+C_{12}+C_{31}+C_{51}\\ C_{00}+C_{10}+C_{32}+C_{52}\\ C_{02}+C_{10}+C_{31}+C_{60}\\ C_{00}+C_{21}+C_{32}+C_{61}\\ C_{01}+C_{22}+C_{30}+C_{62}\end{array}\right]$

共9个校验方程，因为p＝3，所以，将校验方程按自上到下的顺序每3个一组，同组的校验方程实现并行计算。进行并行计算的数据在读出时，要同时读出，以第一组校验方程为例。

①同时给A⁰、A¹、A²赋读地址0；

②A⁰、A¹、A²同时输出数据，记为[C₀₀ C₀₁ C₀₂]，因为是同时输出，所以用一个向量来表示；

③根据校验矩阵H中子阵P的编号，对[C₀₀ C₀₁ C₀₂]进行移位；

$H=\left[\begin{array}{ccccccc}{P}_0& P_2& P_0& P_{-1}& P_0& P_{-1}& P_{-1}\\ P_1& P_1& P_{-1}& P_0& P_{-1}& P_0& P_{-1}\\ P_2& P_{-1}& P_0& P_1& P_{-1}& P_{-1}& P_0\end{array}\right]$

上面H中的第一行对应第一组校验方程，第一行的首个子阵P₀表示[C₀₀ C₀₁ C₀₂]移位值为0，不需要移位。

④移位之后的[C₀₀ C₀₁ C₀₂]就分别送到3个独立的计算器中(仅限首次迭代时)，非首次迭代时，要减去上一次迭代时本组校验方程输出的差值[d⁰ ₀₀ d⁰ ₀₁ d⁰ ₀₂]后，再分别送到3个独立的计算器中。差值的计算会在后面的计算器中进行描述。

⑤给A⁰、A¹、A²赋读地址1；

⑥A⁰、A¹、A²同时输出数据，记为[C₁₀ C₁₁ C₁₂]；

⑦第一行的第二个子阵P₂表示[C₁₀ C₁₁ C₁₂]移位值为2，对[C₁₀ C₁₁ C₁₂]循环左移2位；

⑧移位之后的[C₁₂ C₁₀ C₁₁]就分别送到3个独立的计算器中(仅限首次迭代时)，非首次迭代时，要减去上一次迭代时本组校验方程输出的差值[d⁰ ₁₀ d⁰ ₁₁ d⁰ ₁₂]后，再分别送到3个独立的计算器中。

后面执行相同的操作，把[C₂₀ C₂₁ C₂₂]、[C₄₀ C₄₁ C₄₂]读出、移位、减去差值送入计算器。

3.计算校验方程

因为是并行计算，所以要同时使用多个相同的计算器，在此例中是3个，我们分析一个计算器的处理，其他的相同。

下面我们分析第一组校验方程中首个校验方程的计算：

输入到校验方程的串行数据是：[C₀₀ C₁₂ C₂₀ C₄₀]

首先要计算该校验方程是否为0，因为C₀₀是rbit的数据，所以在计算时要取他的符号位来进行相加，hd(C₀₀)就是取C₀₀的符号位。

correct＝hd(C₀₀)+hd(C₁₂)+hd(C₂₀)+hd(C₄₀)

当correct＝0时，表示输入的数据序列满足校验方程；

当correct＝1时，表示输入的数据序列不满足校验方程。

之后，计算输出的差值

①计算差值的符号

hd(d⁰ ₀₀)＝correct+hd(C₀₀)

hd(d⁰ ₁₀)＝correct+hd(C₁₂)

hd(d⁰ ₂₀)＝correct+hd(C₂₀)

hd(d⁰ ₄₀)＝correct+hd(C₄₀)

②计算差值的幅度

首先要找出串行数据[C₀₀ C₁₂ C₂₀ C₄₀]中幅度最小值MIN₁，MIN₁＝min(amp(C₀₀)，amp(C₁₂)，amp(C₂₀)，amp(C₄₀))amp表示幅度，及它在序列中的位置v；假设MIN₁＝amp(C₂₀)，然后找出序列中的幅度第二小值MIN₂，MIN₂＝min(amp(C₀₀)，amp(C₁₂)，amp(C₄₀))；第三、计算Ivl_out，lvl_out＝max(0，MIN₁-f(MIN₂-MIN₁))其中函数f(x)的表达式为：

$f\left(x\right)=\begin{array}{ccc}\begin{array}{c}3\\ 2\\ 1\\ 0\end{array}& \mathrm{for}& \begin{array}{c}x<2\\ 2\&le;x<4\\ 4\&le;x<8\\ 8\&le;x\end{array}\end{array}$

有了Ivl_out及MIN₂就可以计算差值的幅度了，对于幅度最小的C₂₀，

其

amp(d⁰ ₂₀)＝MIN₂

对于其他输入

amp(d⁰ ₀₀)＝amp(d⁰ ₁₀)＝amp(d⁰ ₄₀)＝lvl_out

差值要存入存储器，当下次迭代计算该校验方程时，要读出本次的差值，并从输入序列中减去。

4.存储修正后的数据

计算出的第一组3个校验方程的差值分别为：

[d⁰ ₀₀ d⁰ ₁₀ d⁰ ₂₀ d⁰ ₄₀]

[d⁰ ₀₁ d⁰ ₁₁ d⁰ ₂₁ d⁰ ₄₁]

[d⁰ ₀₂ d⁰ ₁₂ d⁰ ₂₂ d⁰ ₄₂]

输入为：

[C₀₀ C₁₂ C₂₀ C₄₀]

[C₀₁ C₁₀ C₂₁ C₄₁]

[C₀₂ C₁₁ C₂₂ C₄₂]

相加之后：

${\stackrel{\&OverBar;}{C}}_{00}=C_{00}+{d^0}_{00}{\stackrel{\&OverBar;}{C}}_{12}=C_{12}+{d^0}_{10}{\stackrel{\&OverBar;}{C}}_{20}=C_{20}+{d^0}_{20}{\stackrel{\&OverBar;}{C}}_{40}=C_{40}+{d^0}_{40}$

${\stackrel{\&OverBar;}{C}}_{01}=C_{01}+{d^0}_{01}{\stackrel{\&OverBar;}{C}}_{10}=C_{10}+{d^0}_{11}{\stackrel{\&OverBar;}{C}}_{21}=C_{21}+{d^0}_{21}{\stackrel{\&OverBar;}{C}}_{41}=C_{41}+{d^0}_{41}$

${\stackrel{\&OverBar;}{C}}_{02}=C_{02}+{d^0}_{02}{\stackrel{\&OverBar;}{C}}_{11}=C_{11}+{d^0}_{12}{\stackrel{\&OverBar;}{C}}_{22}=C_{22}+{d^0}_{22}{\stackrel{\&OverBar;}{C}}_{42}=C_{42}+{d^0}_{42}$

按照读出时的地址和存储器的编号，把计算之后的数据再存回去

$\left[\begin{array}{c}{\stackrel{\&OverBar;}{C}}_{00}\\ {\stackrel{\&OverBar;}{C}}_{01}\\ {\stackrel{\&OverBar;}{C}}_{02}\end{array}\right]$ 分别存到A⁰、A¹、A²的地址0；

$\left[\begin{array}{c}{\stackrel{\&OverBar;}{C}}_{12}\\ {\stackrel{\&OverBar;}{C}}_{10}\\ {\stackrel{\&OverBar;}{C}}_{11}\end{array}\right]$ 要先移位变成 $\left[\begin{array}{c}{\stackrel{\&OverBar;}{C}}_{10}\\ {\stackrel{\&OverBar;}{C}}_{11}\\ {\stackrel{\&OverBar;}{C}}_{12}\end{array}\right]$ 之后，分别存到A⁰、A¹、A²的地址1；

$\left[\begin{array}{c}{\stackrel{\&OverBar;}{C}}_{20}\\ {\stackrel{\&OverBar;}{C}}_{21}\\ {\stackrel{\&OverBar;}{C}}_{22}\end{array}\right]$ 分别存到A⁰、A¹、A²的地址2；

$\left[\begin{array}{c}{\stackrel{\&OverBar;}{C}}_{40}\\ {\stackrel{\&OverBar;}{C}}_{41}\\ {\stackrel{\&OverBar;}{C}}_{42}\end{array}\right]$ 分别存到A⁰、A¹、A²的地址4；

数据存入后，完成一组的校验方程的计算；再从步骤二开始，计算下一组校验方程，当所有校验方程都计算一遍则完成一次迭代；第二次迭代从步骤二开始，到所有校验方程都计算一遍则完成第二次迭代。当在某次迭代完成，所有校验方程都满足；或迭代次数达到设定的上限值时，迭代终止译码结束。

最后，以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。

Claims (4)

1.一种LDPC译码器，其特征在于，包括： 

一分p的分路器，输入端口连接串行数据输入端； 

p个双端口存储器ram A^q，分别连接所述分路器的p个输出端口，每个数据块C_i的p个数据C_i1,C_i2,C_i3,……C_ip分别对应存入p个所述双端口存储器ram A^q，具体存入地址都是i，其中：p＞q≥0，p是大于1的自然数,i、q是整数； 

用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram A^q)；所述校验矩阵H具有分组特性；具有分组特性的矩阵是一个p·m×p·l的矩阵，所述p·m×p·l的矩阵由m×l的基础矩阵中的所有0用一个p×p的全零子矩阵代替和所有1用一个p×p的非全零子矩阵代替而成；所述非全零子矩阵是p×p的单位矩阵或单位矩阵右移后的形式，非全零子矩阵的每行每列都只有一个1； 

第一数据移位单元，输入端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子矩阵P的除x＝-1外的编号x对所述双端口存储器(ram A^q)当前地址i并行输出数据[C_i1,C_i2,C_i3,……Ci_p]循环左移x位，其中：编号为0的P₀是p×p的单位矩阵，编号为-1的P_-1是p×p的全零矩阵，除x＝-1外，编号为x的P_x是P₀每列右移x位后的矩阵，-1≤x＜p，x是整数； 

减法器，一输入端连接作为减数的第一数据移位单元； 

p个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据块C_i改其编号i为j，命名为C_j后进行计算，并行计算输出数据块差值d_j，N是参与该校验方程的数据的个数，自然数j小于等于自然数N； 

用于存储所有计算器上一次迭代计算出的数据块差值的第三存储器(ram d_q)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代计算出的数据块差值； 

加法器，一输入端连接所述计算器输出端； 

p个先入先出队列缓冲器(FIFO^q)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端； 

第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子矩阵P的编号x对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。 

2.根据权利要求1所述LDPC译码器，其特征在于，p＝3，N＝4。 

3.根据权利要求1所述LDPC译码器，其特征在于，p＝10，N＝24。 

4.根据权利要求1所述LDPC译码器，其特征在于，p＝20，N＝96。