CN102623408A - 一种形成双应力层氮化硅薄膜的方法 - Google Patents
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Abstract
本发明给出了一种形成双应力层氮化硅薄膜的方法。形成双应力层氮化硅薄膜时需要对N/PMOS进行选择性的蚀刻，因此需要在沉积氮化硅薄膜之前分别沉积一定厚度的二氧化硅缓冲层，该二氧化硅缓冲层虽然厚度较薄，应力也较低，但是由于其离栅极最近，其对器件的运算速度也有一定程度的影响。本发明将高压应力氮化硅层的沉积分为三部分，其中第一和第三部分在沉积过程中掺入一定的杂质，具有掺杂层的高应力氮化硅层可以替代二氧化硅缓冲层，从而不需要额外的沉积步骤，优化了工艺以，减小成本，同时由于在NMOS区域上面不会有二氧化硅缓冲层对栅极的影响，能够改善器件性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种形成双应力层氮化硅薄膜的方法。
背景技术
随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层(Contact Etch Stop Layer，CESL)。尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上，而若NMOS之上有压应力层薄膜或者PMOS之上有拉应力薄膜时，都会对N/PMOS的电迁移率产生不利的影响。
因此需要对N/PMOS进行选择性的蚀刻，通常，为了蚀刻彻底，需要分别在两次高应力氮化硅沉积之前预先沉积二氧化硅缓冲层做为高应力氮化硅的蚀刻阻挡层，并且会最终保留在半导体的结构之中。虽然这两层二氧化硅缓冲层薄膜厚度较薄，并且应力也相对较小，但是由于这两层薄膜离栅极最近，对于N/PMOS的电迁移率也是有一定的影响的。
因此，需要对该方法进行改善，尽可能的去除这两层薄膜对N/PMOS不利的影响。
发明内容
本发明提出一种形成双应力层氮化硅薄膜的方法，采用本方法所制备的N/PMOS，与现有技术相比，优化了工艺以，减小成本，同时能够更加进一步的提高N/PMOS的性能。
为了达到上述目的，本发明提出一种形成双应力层氮化硅薄膜的方法，所述方法包括下列步骤：
提供具有N/PMOS晶体管的衬底；
在所述结构上沉积具有高压应力的第一氮化硅应力层；
对PMOS区域进行光刻以及蚀刻，去除该区域的第一氮化硅应力层；
在所述结构上沉积具有高拉应力的第二氮化硅应力层；
对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层。
进一步的，所述沉积第一氮化硅应力层和第二氮化硅应力层的厚度为100-800A。
进一步的，所述沉积第一氮化硅应力层和第二氮化硅应力层的应力范围在500-4000MPa之间。
进一步的，所述第一氮化硅应力层包括：两层掺杂一定杂质元素的氮化硅薄膜以及所述两层薄膜之间的不掺杂的氮化硅薄膜。
进一步的，所述掺杂一定杂质元素的氮化硅薄膜厚度在10-100A之间。
进一步的，所述杂质元素为F、B、P元素。
本发明给出了一种形成双应力层氮化硅薄膜的方法。形成双应力层氮化硅薄膜时需要对N/PMOS进行选择性的蚀刻，因此需要在沉积氮化硅薄膜之前分别沉积一定厚度的二氧化硅缓冲层，该二氧化硅缓冲层虽然厚度较薄，应力也较低，但是由于其离栅极最近，其对器件的运算速度也有一定程度的影响。本发明将高压应力氮化硅层的沉积分为三部分，其中第一和第三部分在沉积过程中掺入一定的杂质，具有掺杂层的高应力氮化硅层可以替代二氧化硅缓冲层，从而不需要额外的沉积步骤，优化了工艺以，减小成本，同时由于在NMOS区域上面不会有二氧化硅缓冲层对栅极的影响，能够改善器件性能。
附图说明
图1所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。
图2～图6所示为本发明较佳实施例的形成双应力层氮化硅薄膜的结构示意图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
请参考图1，图1所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。本发明提出一种形成双应力层氮化硅薄膜的方法，所述方法包括下列步骤：
步骤S100：提供具有N/PMOS晶体管的衬底；
步骤S200：在所述结构上沉积具有高压应力的第一氮化硅应力层；
步骤S300：对PMOS区域进行光刻以及蚀刻，去除该区域的第一氮化硅应力层；
步骤S400：在所述结构上沉积具有高拉应力的第二氮化硅应力层；
步骤S500：对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层。
再请参考图2～图6，图2～图6所示为本发明较佳实施例的形成双应力层氮化硅薄膜的结构示意图。如图2所示，本发明提供具有NMOS和PMOS晶体管的衬底，并在所述结构上沉积具有高压应力的第一氮化硅应力层100，所述沉积第一氮化硅应力层100的厚度为100-800A，所述沉积第一氮化硅应力层100的应力范围在500-4000MPa之间。所述第一氮化硅应力层100包括两层掺杂一定杂质元素的氮化硅薄膜以及所述两层薄膜之间的不掺杂的氮化硅薄膜，所述掺杂一定杂质元素的氮化硅薄膜厚度在10-100A之间，进一步的，所述杂质元素为F、B、P元素。具有高压应力的掺杂一定杂质元素的氮化硅薄膜，其可以取代两次二氧化硅缓冲层薄膜，由于该薄膜具有元素掺杂，使得其在选择性蚀刻过程中很容易控制，而不需要额外的二氧化硅阻挡层。
再请参考图3，在NMOS区域上方的结构上设置第一掩模200，并对PMOS区域进行光刻以及蚀刻，依次去除该区域的第一氮化硅应力层100。
请参考图4，接着在所述结构上沉积具有高拉应力的第二氮化硅应力层300，所述沉积第二氮化硅应力层300的厚度为100-800A，所述沉积第二氮化硅应力层300的应力范围在500-4000MPa之间。
请参考图5，在PMOS区域上方的结构上设置第二掩模400，并对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层300，最终形成如图6所示的双应力层氮化硅薄膜结构。
综上所述，本发明给出了一种形成双应力层氮化硅薄膜的方法。形成双应力层氮化硅薄膜时需要对N/PMOS进行选择性的蚀刻，因此需要在沉积氮化硅薄膜之前分别沉积一定厚度的二氧化硅缓冲层，该二氧化硅缓冲层虽然厚度较薄，应力也较低，但是由于其离栅极最近，其对器件的运算速度也有一定程度的影响。本发明将高压应力氮化硅层的沉积分为三部分，其中第一和第三部分在沉积过程中掺入一定的杂质，具有掺杂层的高应力氮化硅层可以替代二氧化硅缓冲层，从而不需要额外的沉积步骤，优化了工艺以，减小成本，同时由于在NMOS区域上面不会有二氧化硅缓冲层对栅极的影响，能够改善器件性能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (6)
1.一种形成双应力层氮化硅薄膜的方法，其特征在于，所述方法包括下列步骤：
提供具有N/PMOS晶体管的衬底；
在所述结构上沉积具有高压应力的第一氮化硅应力层；
对PMOS区域进行光刻以及蚀刻，去除该区域的第一氮化硅应力层；
在所述结构上沉积具有高拉应力的第二氮化硅应力层；
对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层。
2.根据权利要求1所述的形成双应力层氮化硅薄膜的方法，其特征在于，所述沉积第一氮化硅应力层和第二氮化硅应力层的厚度为100-800A。
3.根据权利要求1所述的形成双应力层氮化硅薄膜的方法，其特征在于，所述沉积第一氮化硅应力层和第二氮化硅应力层的应力范围在500-4000MPa之间。
4.根据权利要求1所述的形成双应力层氮化硅薄膜的方法，其特征在于，所述第一氮化硅应力层包括：两层掺杂一定杂质元素的氮化硅薄膜以及所述两层薄膜之间的不掺杂的氮化硅薄膜。
5.根据权利要求4所述的形成双应力层氮化硅薄膜的方法，其特征在于，所述掺杂一定杂质元素的氮化硅薄膜厚度在10-100A之间。
6.根据权利要求4所述的形成双应力层氮化硅薄膜的方法，其特征在于，所述杂质元素为F、B、P元素。
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| CN2012101137159A CN102623408A (zh) | 2012-04-17 | 2012-04-17 | 一种形成双应力层氮化硅薄膜的方法 |
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Cited By (1)
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|---|---|---|---|---|
| CN108461448A (zh) * | 2017-02-17 | 2018-08-28 | 力晶科技股份有限公司 | 半导体元件的制造方法 |
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2012
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