CN102569405B - 具有准同轴电缆结构的隧穿晶体管及其形成方法 - Google Patents
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Abstract
本发明提供一种具有准同轴电缆结构的隧穿晶体管及其形成方法，该隧穿晶体管包括：具有第一掺杂类型的半导体衬底，所述半导体衬底为源区或漏区；形成在所述半导体衬底上的具有第二掺杂类型的垂直半导体柱，所述半导体柱为漏区或源区；形成在所述半导体衬底上、环绕所述半导体柱侧壁的沟道区；和形成在所述半导体衬底上、环绕所述沟道区侧壁的栅结构。根据本发明实施例的隧穿晶体管可以提高TFET器件的集成度，以及改善TFET器件的驱动能力。
Description
技术领域
本发明涉及半导体设计和制造技术领域，特别涉及一种具有准同轴电缆结构的隧穿晶体管及其形成方法。
背景技术
长期以来，为了获得更高的芯片密度、更快的工作速度以及更低的功耗。金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸一直遵循着所谓的摩尔定律(Moore’slaw)不断按比例缩小，其工作速度越来越快。当前已经进入到了纳米尺度的范围。然而，随之而来的一个严重的挑战是出现了短沟道效应，例如亚阈值电压下跌(Vtroll-off)、漏极引起势垒降低(DIBL)、源漏穿通(punch through)等现象，使得器件的关态泄漏电流显著增大，从而导致性能发生恶化。
当前，为了减小短沟道效应带来的负面影响，人们提出了各种各样的改进措施，其中尤为突出的是隧穿场效应晶体管(tunneling field effect transistor，TFET)。由于MOSFET器件处在亚阈值状态时，器件为弱反型，此时热电子发射为主要的导电机制，因此，在室温下MOSFET的亚阈值斜率受限于60mV/dec。相对于传统的MOSFET而言，一方面，因为隧穿场效应晶体管器件的有源区本质上为隧穿结，因此，隧穿场效应晶体管具有更弱的甚至没有短沟道效应；同时，隧穿场效应晶体管的主要电流机制为带-带隧穿(band-to-band tunneling)，在亚阈值区以及饱和区漏极电流与外加的栅源电压呈指数关系，因此隧穿场效应晶体管具有更低的亚阈值斜率，并且电流几乎不受温度的影响。
隧穿场效应晶体管的制备工艺与传统的互补型金属-氧化物-半导体场效应晶体管(CMOSFET)工艺相兼容。TFET晶体管的结构是基于金属-氧化物-半导体栅控的p-i-n二极管，如图1所示，为现有技术中一个典型的n型沟道TFET。具体地，N型沟道TFET包含一个P型掺杂的源区1000’和一个N型掺杂的漏区2000’，源区和漏区之间被一个沟道区3000’所隔离开，栅堆叠4000’包含一个位于沟道区上方的栅介质层和一个栅电极。
在TFET器件的关闭状态，即没有施加栅压时，源区1000’和漏区2000’之间形成的结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压，在场效应的作用下器件的沟道区3000’产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区1000’和沟道区3000’之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种基于栅控P-I-N二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区1000’和沟道区3000’之间所形成的PN结的隧道长度。
现有的TFET器件的缺点在于：随着TFET器件的特征尺寸的缩小，源区和沟道区之间水平隧穿的截面积减小，导致TFET器件性能降低；另外，现有的水平结构的TFET器件制约了其集成度的进一步提高。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决或避免出现TFET器件的上述缺点。
为达到上述目的，本发明一方面提出一种具有准同轴电缆结构的隧穿晶体管，其特征在于，包括：具有第一掺杂类型的半导体衬底，所述半导体衬底为源区或漏区；形成在所述半导体衬底上的具有第二掺杂类型的垂直半导体柱，所述半导体柱为漏区或源区；形成在所述半导体衬底上、环绕所述半导体柱侧壁的沟道区；和形成在所述半导体衬底上、环绕所述沟道区侧壁的栅结构。
在本发明的一个实施例中，所述半导体柱的材料包括：Ge、SiGe、或者III-V族材料中的一种，这些半导体材料不仅可以形成异质结，而且禁带宽度小，有利于增大TFET的隧穿概率。
在本发明的一个实施例中，所述沟道区为外延形成，所述沟道区的厚度小于10nm，从而可以有效地减小TFET的隧穿路径。
在本发明的一个实施例中，所述沟道区的顶部低于所述半导体柱的顶部，所述栅结构的顶部低于或平齐于所述沟道区的顶部，通过将TFET的源区和栅极顶部设置在不同的水平面，以避免位于源区和栅极顶部的通孔(即源区接触和栅极接触)相互连接，有利于降低制造源区接触和栅极接触的工艺难度。
在本发明的一个实施例中，如果以所述半导体柱作为源区，以所述半导体衬底为漏区：则当所述半导体柱为P型重掺杂，所述沟道区为P型弱掺杂、N型弱掺杂或者本征，所述半导体衬底为N型重掺杂时，构成N型隧穿场效应晶体管；当所述半导体柱为N型重掺杂，所述沟道区为N型弱掺杂、P型弱掺杂或者本征，所述半导体衬底为P型重掺杂时，构成P型隧穿场效应晶体管。如果以所述半导体柱作为漏区，以所述半导体衬底为源区，则当所述半导体柱为P型重掺杂，所述沟道区为P型弱掺杂、N型弱掺杂或者本征，所述半导体衬底为N型重掺杂时，构成P型隧穿场效应晶体管；当所述半导体柱为N型重掺杂，所述沟道区为N型弱掺杂、P型弱掺杂或者本征，所述半导体衬底为P型重掺杂时，构成N型隧穿场效应晶体管。
本发明另一方面还提出一种具有准同轴电缆结构的隧穿晶体管的形成方法，包括以下步骤：提供半导体衬底，对所述半导体衬底进行第一类型掺杂以形成源区或漏区；在所述半导体衬底上形成垂直半导体柱，对所述半导体柱进行第二类型掺杂以形成柱状的漏区或源区；环绕所述半导体柱的侧壁形成沟道区；环绕所述沟道区的侧壁形成栅结构。
在本发明的一个实施例中，形成所述垂直半导体柱包括：在所述半导体衬底上生长半导体纳米线或纳米带，以形成所述垂直半导体柱。通过生长纳米线或纳米带形成的半导体柱可以进一步在其上形成双栅或环栅(gate-all-around)结构，有利于增加栅对沟道区的控制能力，提高有效电场，增加隧穿概率。
在本发明的一个实施例中，所述半导体柱的材料包括：Ge、SiGe、或者III-V族材料中的一种，这些半导体材料不仅可以形成异质结，而且禁带宽度小，有利于增大TFET的隧穿概率。
在本发明的一个实施例中，形成所述源区、漏区和沟道区包括：对所述半导体衬底进行N型重掺杂以形成所述源区或漏区，对所述半导体柱进行P型重掺杂以形成所述柱状的漏区或源区，以及对所述沟道区进行P型弱掺杂、N型弱掺杂或者本征以形成所述沟道区；或者，对所述半导体衬底进行P型重掺杂以形成所述源区或漏区，对所述半导体柱进行N型重掺杂以形成所述柱状的漏区或源区，以及对所述沟道区进行P型弱掺杂、N型弱掺杂或者本征以形成所述沟道区。如果以所述半导体柱作为源区，以所述半导体衬底为漏区，则第一种掺杂状况构成N型隧穿场效应晶体管，第二种掺杂状况构成P型隧穿场效应晶体管；如果以所述半导体柱作为漏区，以所述半导体衬底为源区，则第一种掺杂状况构成P型隧穿场效应晶体管，第二种掺杂状况构成N型隧穿场效应晶体管。
在本发明的一个实施例中，形成所述沟道区包括以下步骤：在所述半导体衬底和所述半导体柱表面形成所述沟道层；在所述沟道层上形成第一掩膜层，所述第一掩膜层的顶部低于所述半导体柱的顶部，以暴露形成在所述半导体柱顶部的部分沟道层；刻蚀暴露的所述部分沟道层；去除所述第一掩膜层；和去除形成在所述半导体衬底上的所述沟道层，以使环绕在所述半导体柱侧壁的所述沟道层形成为沟道区，所述沟道区的顶部低于所述半导体柱的顶部。在本发明的一个优选的实施例中，在所述半导体衬底和所述半导体柱表面外延生长沟道层，通过外延生长形成的沟道层的厚度可以达到小于10nm，从而可以有效地减小TFET的隧穿路径。
在本发明的一个实施例中，形成所述栅结构包括以下步骤：在所述半导体衬底、所述沟道区、所述半导体柱表面形成栅介质层；在所述栅介质层上形成第二掩膜层，所述第二掩膜层的顶部低于或平齐于所述沟道区的顶部，以暴露形成在所述半导体柱顶部和所述沟道区顶部的部分栅介质层；刻蚀暴露的所述部分栅介质层；去除所述第二掩膜层，以使剩余的所述栅介质层形成为栅介质；在所述半导体衬底、所述栅介质、所述沟道区、所述半导体柱表面形成栅极层；在所述栅极层上形成第三掩膜层，所述第三掩膜层的顶部基本平齐于所述栅介质的顶部，以暴露形成在所述半导体柱顶部、所述沟道区顶部和所述栅介质顶部的部分所述栅极层；刻蚀暴露的所述部分栅极层；去除所述第三掩膜层；和去除形成在所述半导体衬底上的所述栅极层，以使环绕在所述沟道区侧壁的所述栅极层形成为栅极。
在本发明的一个实施例中，通过淀积高密度等离子体氧化物以形成所述第一掩膜层、第二掩膜层和第三掩膜层。
本发明提供一种具有准同轴电缆结构的隧穿晶体管及其形成方法，一方面通过在漏区或源区之上形成源区或漏区、沟道区、栅结构以构成垂直状立体结构的TFET，从而提高TFET器件的集成度；另一方面将源区或漏区、沟道区、栅结构在水平方向构设置成同轴电缆结构，从源区到沟道区的环状隧穿截面相对于普通的平面隧穿截面，隧穿截面积大大增加，栅对沟道区的控制能力显著增强，从而改善TFET器件的驱动能力。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有技术中一个典型的n型隧穿场效应晶体管结构图；
图2为本发明实施例的具有准同轴电缆结构的TFET结构的立体图；
图3为图2所示的具有准同轴电缆结构的TFET结构的剖面图；
图4-12为本发明实施例的具有准同轴电缆结构的TFET结构的形成方法各步骤的结构剖面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图2和图3分别为本发明实施例的具有准同轴电缆结构的TFET结构的立体图和剖面图。如图2和图3所示，根据本发明实施例的具有准同轴电缆结构的TFET包括：具有第一掺杂类型的半导体衬底100，半导体衬底100即为TFET的源区或漏区；形成在半导体衬底100上的具有第二掺杂类型的垂直半导体柱200，半导体柱200即为TFET的漏区或源区；形成在半导体衬底100上、环绕半导体柱200侧壁的沟道区300；以及形成在半导体衬底100上，并且环绕沟道区300侧壁的栅结构400。需说明的是，在本发明各实施例中，以半导体衬底100作为漏区、以半导体柱200作为源区(为简明起见，图2和图3中将漏区标记为100，源区标记为200)作为示例，对于将源漏区互换得到的具有准同轴电缆结构的隧穿晶体管结构，同样包含在本发明的保护范围之内。也就是说，根据本发明实施例的TFET，从水平方向看，包括三层同轴电缆结构，内层为源区200，中间层为沟道区300，外层为栅结构400；从垂直方向看，内层源区200、中间层沟道区300以及位于二者底部的漏区100构成准同轴电缆结构，其中漏区100相当于该准同轴电缆结构的外层。另外，由于沟道区300为环柱状，环绕半导体柱200的侧壁，该TFET结构的从内层源区200到沟道区300的隧穿截面为环状隧穿截面，相对于普通TFET的平面隧穿截面，隧穿截面积大大增加，栅对沟道区的控制能力显著增强，从而改善TFET器件的驱动能力。
在本发明实施例中，半导体柱200的材料可以包括Ge、SiGe、或者III-V族材料中的一种，这些半导体材料不仅可以形成异质结，而且禁带宽度小，有利于增大TFET的隧穿概率。
半导体衬底100的材料可以包括硅、锗、金刚石、碳化硅、砷化镓、砷化铟或者磷化铟等半导体材料。此外，衬底100可以可选地包括外延层，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅(SOI)结构。在本实施例中，以硅为衬底，即漏区100的材料为硅；沟道区300可以为本领域技术人员所公知的适合作为沟道区的材料，例如硅；栅结构400的材料可以是多晶硅或者金属。
在本发明实施例中，沟道区300可以通过外延形成，并且沟道区的厚度可以达到小于10nm。由于TFET的隧穿路径为从源区200到沟道区300，故较小的沟道区厚度可以有效地减小TFET的隧穿路径。
在本发明实施例中，优选地，沟道区300的顶部低于半导体柱200的顶部，栅结构400的顶部低于或平齐于沟道区300的顶部，通过将TFET的源区和栅极顶部设置在不同的水平面，以避免位于源区和栅极顶部的通孔(即源区接触和栅极接触)相互连接，有利于降低制造源区接触和栅极接触的工艺难度。
在本发明实施例中，对于N型TFET，源区200(半导体柱200)为P型重掺杂，沟道区300为P型弱掺杂、N型弱掺杂或者本征，漏区100(半导体衬底100)为N型重掺杂；对于P型TFET，源区200(半导体柱200)为N型重掺杂，沟道区300为N型弱掺杂、P型弱掺杂或者本征，漏区100(半导体衬底100)为P型重掺杂。
图4-12为本发明实施例的具有准同轴电缆结构的TFET结构的形成方法各步骤的结构剖面图。需说明的是，本发明实施例以形成N型TFET为例描述该形成方法，P型TFET的形成方法可以参照下述步骤，在此不再赘述。根据本发明实施例的形成方法包括以下步骤。
步骤S101：提供半导体衬底100，对半导体衬底100进行第一类型掺杂以形成源区或漏区。半导体衬底100的材料可以包括硅、锗、金刚石、碳化硅、砷化镓、砷化铟或者磷化铟等半导体材料。此外，衬底100可以可选地包括外延层，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅(SOI)结构。在本实施例中，以硅为衬底，并对硅衬底100进行N型重掺杂以形成漏区100。
步骤S102：在半导体衬底100上形成垂直半导体柱200，对半导体柱200进行第二类型掺杂以形成柱状的漏区或源区，如图4所示。半导体柱200的材料可以包括Ge、SiGe、或者III-V族材料中的一种，这些半导体材料不仅可以形成异质结，而且禁带宽度小，有利于增大TFET的隧穿概率。在本实施例中，半导体柱200的材料为Ge。半导体柱200可以通过光刻工艺形成，在本发明优选的实施例中，可以半导体衬底100上生长半导体纳米线或纳米带(例如Ge纳米线或纳米带)以形成垂直半导体柱200，然后对半导体柱200进行P型重掺杂以形成源区200。通过生长纳米线或纳米带形成的半导体柱200可以进一步在其上形成双栅或环栅(gate-all-around)结构，有利于增加栅对沟道区的控制能力，提高有效电场，增加隧穿概率。
步骤S103：环绕半导体柱200的侧壁形成沟道区300。具体地可以包括以下步骤：
(3-1)在半导体衬底100和半导体柱200表面形成沟道层302，如图5所示。在本发明优选的实施例中，在半导体衬底100和半导体柱200表面外延生长沟道层302，通过外延形成的沟道层厚度可以达到小于10nm，较小的沟道区厚度可以有效地减小TFET的隧穿路径。在本实施例中，沟道层302的材料可以是硅；沟道层302可以为P型弱掺杂、N型弱掺杂或者本征。
(3-2)在沟道层302上形成第一掩膜层304，第一掩膜层304的顶部低于半导体柱200的顶部，以暴露形成在半导体柱200顶部的部分沟道层302，如图6所示。具体地，可以通过淀积高密度等离子体(HDP)氧化物以形成第一掩膜层304。由于第一掩膜层304的厚度决定了最终形成的沟道区300的高度，在本实施例中，优选地，第一掩膜层304的顶部低于半导体柱200的顶部，从而使形成的沟道区300的顶部低于源区200的顶部。
(3-3)刻蚀暴露的部分沟道层302，例如，可以选择性刻蚀沟道层302的材料硅。
(3-4)去除第一掩膜层304。
(3-5)去除形成在半导体衬底100上的沟道层302，以使环绕在半导体柱200侧壁的沟道层302形成为沟道区300，沟道区的顶部低于半导体柱200的顶部，如图7所示。在本实施例中，可以采用各向同性干法刻蚀，例如采用反应等离子体刻蚀，将位于半导体衬底100上以及环绕在半导体柱200侧壁的沟道层302同时去除相同的厚度，这一厚度等于半导体台阶306上的沟道层302的厚度。需指出的是，在去除位于半导体衬底100上的沟道层302的同时，环绕在半导体柱200侧壁的沟道层302的高度也会因此受损，但是由于被刻蚀掉的高度仅为小于10nm，远远小于沟道区300的高度，故该损失可以忽略不计。
步骤S104：环绕沟道区300的侧壁形成栅结构400。在本实例中，栅结构400可以包括栅介质402和栅极404。形成栅介质402和栅极404具体可以包括以下步骤：
(4-1)在半导体衬底100、沟道区300、半导体柱200表面形成栅介质层401，如图8所示。栅介质层401的材料可以是高k介质材料，例如包括铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，其组合和/或者其它适当的材料。栅介质层401的淀积可以采用常规淀积工艺形成，例如化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法。
(4-2)在栅介质层上形成第二掩膜层，第二掩膜层的顶部低于沟道区300的顶部，以暴露形成在半导体柱200顶部和沟道区300顶部的部分栅介质层401。可以参考第一掩膜层304的形成方法形成第二掩膜层。同理，由于第二掩膜层的厚度决定了最终形成的栅结构400的高度，在本实施例中，优选地，第二掩膜层的顶部低于或平齐于沟道区300的顶部，从而使形成的栅结构400的顶部低于沟道区300的顶部。
(4-3)刻蚀暴露的部分栅介质层401，例如，可以选择性刻蚀栅介质层401的高k介质材料。
(4-4)去除第二掩膜层，以使剩余的栅介质层401形成为栅介质402，如图9所示。
(4-5)在半导体衬底100、栅介质402、沟道区300、半导体柱200表面形成栅极层403，如图10所示。栅极层403的材料可以是多晶硅，栅极层403的淀积可以采用常规淀积工艺形成，例如化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法。
(4-6)在栅极层403上形成第三掩膜层，第三掩膜层的顶部基本平齐于栅介质402的顶部，以暴露形成在半导体柱200顶部、沟道区300顶部和栅介质402顶部的部分栅极层403。可以参考第一掩膜层304的形成方法形成第三掩膜层。
(4-7)刻蚀暴露的部分栅极层403，例如，可以选择性刻蚀栅极层403的材料多晶硅。
(4-8)去除第三掩膜层。
(4-9)去除形成在半导体衬底100上的栅极层403，以使环绕在沟道区300侧壁的栅极层403形成为栅极404，如图11所示。在本实施例中，可以采用各向同性干法刻蚀，例如采用反应等离子体刻蚀，去除形成在半导体衬底100上的栅极层403。
在本发明实施例中，在步骤S104之后，还包括在栅极404和源区200顶部形成通孔并填充金属，以作为栅极接触405和源区接触407，如图12所示。由于本发明实施例将TFET的源区和栅极顶部设置在不同的水平面，故可以避免因工艺误差而导致位于源区和栅极顶部的通孔(即源区接触和栅极接触)相互连接的问题，有利于降低制造源区接触和栅极接触的工艺难度。
本发明实施例提供一种具有准同轴电缆结构的隧穿晶体管及其形成方法，一方面通过在漏区或源区之上形成源区或漏区、沟道区、栅结构以构成垂直状立体结构的TFET，从而提高TFET器件的集成度；另一方面将源区或漏区、沟道区、栅结构在水平方向构设置成同轴电缆结构，从源区到沟道区的环状隧穿截面相对于普通的平面隧穿截面，隧穿截面积大大增加，从而改善TFET器件的性能。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (11)
1.一种具有准同轴电缆结构的隧穿晶体管，其特征在于，包括：
具有第一掺杂类型的半导体衬底，所述半导体衬底为源区或漏区；
形成在所述半导体衬底上的具有第二掺杂类型的垂直半导体柱，所述半导体柱为漏区或源区；
形成在所述半导体衬底上、环绕所述半导体柱侧壁的沟道区；和
形成在所述半导体衬底上、环绕所述沟道区侧壁的栅结构，其中，所述沟道区的顶部低于所述半导体柱的顶部，所述栅结构的顶部低于或平齐于所述沟道区的顶部。
2.如权利要求1所述的具有准同轴电缆结构的隧穿晶体管，其特征在于，所述半导体柱的材料包括：Ge、SiGe、或者III-V族材料。
3.如权利要求1所述的具有准同轴电缆结构的隧穿晶体管，其特征在于，所述沟道区为外延形成，所述沟道区的厚度小于10nm。
4.如权利要求1所述的具有准同轴电缆结构的隧穿晶体管，其特征在于：
所述半导体柱为P型重掺杂，所述沟道区为P型弱掺杂、N型弱掺杂或者本征，所述半导体衬底为N型重掺杂；或者
所述半导体柱为N型重掺杂，所述沟道区为N型弱掺杂、P型弱掺杂或者本征，所述半导体衬底为P型重掺杂。
5.一种具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，对所述半导体衬底进行第一类型掺杂以形成源区或漏区；
在所述半导体衬底上形成垂直半导体柱，对所述半导体柱进行第二类型掺杂以形成柱状的漏区或源区；
环绕所述半导体柱的侧壁形成沟道区；
环绕所述沟道区的侧壁形成栅结构，其中，
形成所述沟道区包括：
在所述半导体衬底和所述半导体柱表面形成沟道层；
在所述沟道层上形成第一掩膜层，所述第一掩膜层的顶部低于所述半导体柱的顶部，以暴露形成在所述半导体柱顶部的部分沟道层；
刻蚀暴露的所述部分沟道层；
去除所述第一掩膜层；和
去除形成在所述半导体衬底上的所述沟道层，以使环绕在所述半导体柱侧壁的所述沟道层形成为沟道区，所述沟道区的顶部低于所述半导体柱的顶部。
6.如权利要求5所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，形成所述垂直半导体柱包括：在所述半导体衬底上生长半导体纳米线或纳米带，以形成所述垂直半导体柱。
7.如权利要求5所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，所述半导体柱的材料包括：Ge、SiGe、或者III-V族材料。
8.如权利要求5所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，形成所述源区、漏区和沟道区包括：
对所述半导体衬底进行N型重掺杂以形成所述源区或漏区，对所述半导体柱进行P型重掺杂以形成所述柱状的漏区或源区，以及对所述沟道区进行P型弱掺杂、N型弱掺杂或者本征以形成所述沟道区；或者
对所述半导体衬底进行P型重掺杂以形成所述源区或漏区，对所述半导体柱进行N型重掺杂以形成所述柱状的漏区或源区，以及对所述沟道区进行P型弱掺杂、N型弱掺杂或者本征以形成所述沟道区。
9.如权利要求5所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，在所述半导体衬底和所述半导体柱表面外延形成所述沟道层，所述沟道层的厚度小于10nm。
10.如权利要求5所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，形成所述栅结构包括：
在所述半导体衬底、所述沟道区、所述半导体柱表面形成栅介质层；
在所述栅介质层上形成第二掩膜层，所述第二掩膜层的顶部低于或平齐于所述沟道区的顶部，以暴露形成在所述半导体柱顶部和所述沟道区顶部的部分栅介质层；
刻蚀暴露的所述部分栅介质层；
去除所述第二掩膜层，以使剩余的所述栅介质层形成为栅介质；
在所述半导体衬底、所述栅介质、所述沟道区、所述半导体柱表面形成栅极层；
在所述栅极层上形成第三掩膜层，所述第三掩膜层的顶部基本平齐于所述栅介质的顶部，以暴露形成在所述半导体柱顶部、所述沟道区顶部和所述栅介质顶部的部分所述栅极层；
刻蚀暴露的所述部分栅极层；
去除所述第三掩膜层；和
去除形成在所述半导体衬底上的所述栅极层，以使环绕在所述沟道区侧壁的所述栅极层形成为栅极。
11.如权利要求5或10所述的具有准同轴电缆结构的隧穿晶体管的形成方法，其特征在于，通过淀积高密度等离子体氧化物以形成所述第一掩膜层、第二掩膜层和第三掩膜层。
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Citations (2)
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