CN102544038A - 用于产生图像传感器中的光电检测器隔离的方法 - Google Patents
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Abstract
本发明涉及一种用于产生图像传感器中的光电二极管隔离的方法。在n型硅半导体层中横向邻近于光电检测器的收集区且横向邻近于电荷/电压转换区安置浅沟槽隔离区。所述浅沟槽隔离区各自包含安置在所述硅半导体层中的沟槽及沿着每一沟槽的内部底部及侧壁安置的第一电介质结构。在钉扎层上方安置第二电介质结构。所述电介质结构包含安置在氧化物层上方的氮化硅层。仅沿着所述沟槽的外部底部的一部分及所述沟槽的紧邻近于所述光电检测器的外部侧壁安置n型隔离层。不沿着所述底部的其余部分或所述沟槽的相对外部侧壁安置所述n型隔离层。
Description
技术领域
本发明涉及供在数码相机及其它类型图像捕获装置中使用的图像传感器，且更特定来说，涉及互补金属氧化物半导体(CMOS)图像传感器。再特定来说，本发明涉及CMOS图像传感器中的光电二极管隔离及一种用于产生此类隔离的方法。
背景技术
图像传感器使用通常布置成阵列的数千到数百万个像素来捕获图像。图1描绘根据现有技术普遍用于CMOS图像传感器中的像素的俯视图。像素100包含响应于入射光而收集电荷的光电检测器(PD)102。在从光电检测器102读出所述电荷之前，经由触点104将适当信号施加到复位晶体管的栅极(RG)以将电荷/电压转换区(FD)106复位到已知电位VDD。接着当通过使用触点108将适当信号施加到传送栅极(TG)而启用传送晶体管时将电荷从光电检测器102传送到电荷/电压转换区106。电荷/电压转换区106用于将所收集的电荷转换成电压。
放大器晶体管(SF)的栅极110经由信号线111连接到电荷/电压转换区106。为将电压从电荷/电压转换区106传送到输出VOUT，经由触点112将适当信号施加到行选择晶体管(RS)的栅极。激活行选择晶体管启用放大器晶体管(SF)，此又将电压从电荷/电压转换器(FD)传送到VOUT。浅沟槽隔离区(STI)围绕光电检测器(PD)及像素100以将所述像素与图像传感器中的邻近像素电隔离。n型隔离层114围绕STI区，如将结合图2及图3更详细地描述。
图2图解说明沿着图1中的线A-A的横截面示意图，其描绘现有技术像素结构。像素100包含传送栅极(TG)、电荷/电压转换区106及光电检测器102。将光电检测器102实施为由形成于n型层204内的n+钉扎层200及p型存储区202组成的钉扎光电二极管。N型层204安置在衬底层206上方。
浅沟槽隔离区(STI)208横向邻近于光电检测器102的相对侧形成且围绕所述光电检测器。STI 208还横向邻近于电荷/电压转换区106形成，其中传送栅极(TG)定位在光电检测器102与电荷/电压转换区106之间。STI区208包含形成于n型层204中充满电介质材料210的沟槽。n型隔离层114围绕每一沟槽的侧壁及底部。隔离层114通常通过在用电介质材料210填充沟槽之前将n型掺杂剂植入到沟槽的侧壁及底部中而形成。
图3描绘沿着图1中的线B-B的横截面示意图，其描绘现有技术像素结构。STI区208横向邻近于光电检测器102且围绕光电检测器102形成。STI区208还横向邻近于电荷/电压转换区106形成。N型隔离层114围绕沟槽的侧壁及底部。
隔离层114的浅n+植入可致使电荷/电压转换区106的***电容增加，且可由于由n型隔离层及p型电荷/电压转换区106形成的p+/n+二极管结而致使较高暗电流或点缺陷。另外，横向邻近于像素100中的一个或一个以上晶体管(例如，放大器晶体管(SF))的n型隔离层114可减少晶体管的有效宽度。此可致使窄沟道效应且需要又减少像素的填充因子的较宽晶体管设计。
发明内容
一种图像传感器包含形成成像区域的像素阵列。至少一个像素包含安置于硅半导体层中的光电检测器及电荷/电压转换区。所述光电检测器包含安置在n型硅半导体层中的具有p导电类型的存储区。所述电荷/电压转换区具有p导电类型且可通过定位在所述存储区与所述电荷/电压转换区之间的传送栅极电连接到所述存储区。
浅沟槽隔离区可横向邻近于所述光电检测器、所述电荷/电压转换区及像素中的其它特征与组件或在以上各项周围形成。所述浅沟槽隔离区各自包含安置在所述硅半导体层中的沟槽，所述沟槽衬有电介质结构且充满电介质材料。一个浅沟槽隔离区横向邻近于且围绕每一光电检测器。所述浅沟槽隔离区包含沿着所述沟槽的内部底部及侧壁安置的电介质结构。所述电介质结构包含安置在氧化物衬里层上方的氮化硅层。
仅沿着外部底部的一部分且沿着所述沟槽的紧邻近于光电检测器的外部侧壁安置具有所述n导电类型的隔离层。不沿着所述沟槽的其余外部底部部分及相对外部侧壁安置所述隔离层。
可横向邻近于或围绕每一像素中的其它电组件形成另一浅沟槽隔离区。所述其它电组件可包含电荷/电压转换区及针对一个或一个以上晶体管的源极/漏极植入区。所述浅沟槽隔离区包含沿着所述沟槽的内部底部及侧壁安置的电介质结构。所述电介质结构包含安置在栅极氧化物层上方的氮化硅层。不沿着邻近于像素中的所述其它电组件的沟槽的外部底部及侧壁安置隔离层。
附图说明
参考以下图式可更好地理解本发明实施例。图式的元件未必相互成比例。
图1是根据现有技术普遍用在CMOS图像传感器中的像素的俯视图；
图2图解说明沿着图1中的线A-A’的横截面视图，其描绘现有技术像素结构；
图3描绘沿着图1中的线B-B’的横截面视图，其描绘现有技术像素结构；
图4是在根据本发明的实施例中的图像捕获装置的简化框图；
图5是在根据本发明的实施例中的适于用作图4中所示的图像传感器406的图像传感器的简化框图；
图6图解说明在根据本发明的实施例中各自适于用作图5中所示的像素502的两个实例性像素的俯视图；
图7描绘沿着图6中的线C-C’的横截面视图；
图8图解说明沿着图6中的线D-D’的横截面视图；
图9是在根据本发明的实施例中用于制造图像传感器中所包含的像素的一部分的方法的流程图；
图10A到图10D描绘在根据本发明的实施例中用于产生图7中所示的STI区714、716及隔离层614的方法；
图11A到图11B描绘在根据本发明的实施例中用于产生图8中所示的STI区714、716及隔离层614的方法；
图12是在根据本发明的实施例中的第二像素结构的横截面视图；
图13描绘在根据本发明的实施例中的第三像素结构的横截面示意图；
图14图解说明图13中所示的区域1310的放大视图；
图15描绘图13中所示的区域1308的放大视图；
图16描绘在根据本发明的实施例中的第四像素结构的横截面示意图；
图17图解说明图16中所示的区域1606的放大视图；且
图18A到图18F描绘在根据本发明的实施例中用于产生图13中所示的STI区1309、1311及隔离层614的方法；
图19描绘沿着图2中的线E-E’的对数净掺杂浓度对深度的图示；
图20图解说明沿着图13中的线F-F’的对数净掺杂浓度对深度的图示；及
图21描绘穿过图2中的线E-E’及图13中的线F-F’的静电电位对深度的曲线图。
具体实施方式
在整个说明书和权利要求书中，除上下文另有明确规定外，以下术语取与本文明确相关联的含义。“一(a、an)”和“所述(the)”的含义包含多个参考，且“在......中(in)”的含义包含“在......中(in)”和“在......上(on)”。术语“连接”意指所连接物项之间的直接电连接，或通过一个或一个以上无源或有源中间装置的间接连接。术语“电路(circuit)”意指连接在一起以提供所期望功能的有源或无源的单个组件或多个组件。术语“信号(signal)”意指至少一个电流、电压、电荷或数据信号。
另外，例如“在......上(on)”、“在......上方(over)”、“顶部(top)”、“底部(bottom)”等方向性术语是参考正描述的图的定向来使用。由于可以若干不同定向来定位本发明实施例的组件，因此方向性术语的使用是仅出于图解说明目的而绝无限制性。当结合图像传感器晶片或对应图像传感器的层使用时，方向性术语打算在广义上来理解，且因此不应解释为排除一个或一个以上介入层或其它介入图像传感器特征或元件的存在。因此，本文中描述为形成于另一层上或形成于另一层上方的给定层可与后一层相隔一个或一个以上额外层。
且最后，应将术语“衬底层(substrate layer)”理解为基于半导体的材料，包含(但不限于)硅、绝缘体上硅(SOI)技术、蓝宝石上硅(SOS)技术、经掺杂及未经掺杂半导体、形成于半导体衬底上的外延层或阱区及其它半导体结构。
参考图式，在所有视图中相同编号指示相同部件。
图4是在根据本发明的实施例中的图像捕获装置的简化框图。在图4中将图像捕获装置400实施为数码相机。所属领域的技术人员将认识到数码相机仅为可利用并入本发明的图像传感器的图像捕获装置的一个实例。其它类型的图像捕获装置也可与本发明一起使用，例如，举例来说，手机相机和数字视频摄像放像机。
在数码相机400中，来自被摄体景物的光402输入到成像级404。成像级404可包含常规元件，例如透镜、中性密度滤波器、光阑及快门。光402由成像级404聚焦以在图像传感器406上形成图像。图像传感器406通过将入射光转换成电信号来捕获一个或一个以上图像。数码相机400进一步包含处理器408、存储器410、显示器412及一个或一个以上额外输入/输出(I/O)元件414。尽管在图4的实施例中显示为分离元件，但成像级404可与图像传感器406及数码相机400的可能一个或一个以上额外元件集成在一起以形成紧凑相机模块。
举例来说，可将处理器408实施为微处理器、中心处理单元(CPU)、专用集成电路(ASIC)、数字信号处理器(DSP)或其它处理装置或多个此类装置的组合。成像级404及图像传感器406的各种元件可通过自处理器408供应的计时信号或其它信号来控制。
可将存储器410配置为任一类型的存储器，例如，举例来说，随机存取存储器(RAM)、只读存储器(ROM)、快闪存储器、基于磁盘的存储器、可移除存储器或以任一组合的其它类型的存储元件。由图像传感器406捕获的给定图像可由处理器408存储于存储器410中且呈现于显示器412上。显示器412通常为有源矩阵彩色液晶显示器(LCD)，但也可使用其它类型的显示器。举例来说，额外I/O元件414可包含各种屏幕上控制件、按钮或其它用户界面、网络接口或存储器卡接口。
应了解图4中所示的数码相机可包括所属领域的技术人员已知的类型的额外或替代元件。本文中未具体显示或描述的元件可从此项技术中已知的元件中选择。如先前所述，本发明可实施于各种各样的图像捕获装置中。此外，本文中所述的实施例的某些方面可至少部分地以由图像捕获装置的一个或一个以上处理元件执行的软件的形式来实施。此类软件可以被赋予本文中所提供的教示的直接方式来实施，如所属领域的技术人员将了解。
现在参考图5，其显示在根据本发明的实施例中适于用作图4中所示的图像传感器406的图像传感器的简化框图。图像传感器500通常包含形成成像区域504的像素502阵列。图像传感器500进一步包含列解码器506、行解码器508、数字逻辑510及模拟或数字输出电路512。在根据本发明的实施例中，将图像传感器500实施为背部照明或前部照明的互补金属氧化物半导体(CMOS)图像传感器。因此，将列解码器506、行解码器508、数字逻辑510及模拟或数字输出电路512实施为电连接到成像区域504的标准CMOS电子电路。
与成像区域504的取样与读出以及对应图像数据的处理相关联的功能可至少部分地以存储于存储器410中且由处理器408(参见图4)执行的软件的形式来实施。取样与读出电路的部分可布置在图像传感器406的外部或与成像区域504整体地形成(举例来说)于具有光电检测器及成像区域的其它元件的共用集成电路上。所属领域的技术人员将认识到在根据本发明的其它实施例中可实施其它***电路配置或架构。
图6图解说明在根据本发明的实施例中适于用作图5中所示的像素502的两个实例性邻近像素的俯视图。像素600各自包含光电检测器(PD)602、具有传送栅极(TG)及触点604的传送晶体管、电荷/电压转换区(FD)606、具有复位栅极(RG)的复位晶体管608、具有栅极610的放大器晶体管(SF)、具有栅极及触点612的行选择晶体管、VDD及VOUT。出于简单起见，在图6中省略将电荷/电压转换区606连接到放大器晶体管(SF)的栅极610的信号线(例如，图1中的线111)。在根据本发明的实施例中，将放大器晶体管(SF)实施为源极随耦器晶体管且将电荷/电压转换区实施为浮动扩散部。
传送晶体管、电荷/电压转换区606、复位晶体管、行选择晶体管、放大器晶体管、VDD及VOUT是可包含于像素600中的电组件的实例。根据本发明的其它实施例可省略所图解说明的电组件中的一者或一者以上。另一选择为，像素可包含较少、额外或不同类型的电组件。
从像素600的电荷收集及读出与参考图1所述的电荷收集及读出相同。浅沟槽隔离区(STI)如现有技术中那样围绕光电检测器602及其它电组件，但n型隔离层614仅围绕STI区的紧邻近光电检测器602的外部部分，如将结合图7及图8更详细地描述。
图7描绘沿着图6中的线C-C的横截面视图。在根据本发明的实施例中，像素600包含一起形成光电检测器602的存储区700及钉扎层702。在所图解说明的实施例中，存储区700掺杂有具有p导电类型的一种或一种以上掺杂剂，而钉扎层702掺杂有具有n导电类型的一种或多种掺杂剂。
像素600进一步包含安置于光电检测器602与电荷/电压转换区606之间的传送栅极704。当将适当信号施加到触点604时，收集于存储区700中的电荷传送到电荷/电压转换区606。
光电检测器602及电荷/电压转换区606安置于硅半导体层706中。硅半导体层706具有n导电类型且可实施为横跨成像区域(例如，成像区域504)的层或实施为阱。硅半导体层706安置于衬底层708上方。在根据本发明的实施例中，硅半导体层706可实施为横跨成像区域(例如，图5中的成像区域504)的不间断连续层。在另一实施例中，半导体层706可实施为经图案化层。仅以举例方式，半导体层706可经图案化以使得层706不安置在存储区域700的至少一部分下方。
在图7的实施例中，衬底层708实施为安置在衬底712上方的外延层710。在根据本发明的实施例中，外延层710及衬底712两者均具有p导电类型。在根据本发明的另一实施例中，衬底712可实施为具有n导电类型的体块衬底。
浅沟槽隔离区(STI)714、716安置在硅半导体层706中。每一STI区714、716均包含充满电介质材料722的相应沟槽718、720。具有n导电类型的隔离层614仅部分地围绕紧邻近于光电检测器602且围绕光电检测器602的STI区714。隔离区614是沿着沟槽718的底部的外部部分且沿着沟槽718的仅一个外部侧壁安置。特定来说，隔离层614是沿着底部的外部部分及沟槽718的紧邻近于存储区700及钉扎层702的外部侧壁安置。
仅沿着底部的仅外部部分且沿着沟槽718的紧邻近于光电检测器602的外部侧壁形成隔离层614抑制紧邻近于所述光电检测器的STI侧壁或界面的暗电流。另外，隔离层614不沿着沟槽718的其余外部底部部分及其它外部侧壁安置且不沿着STI区716的沟槽720的外部侧部及底部安置。由于这些区缺失隔离层614，因此电荷/电压转换区606的电容及像素600中的其它晶体管(例如，复位晶体管、源极随耦器晶体管、行选择晶体管)的特性不受隔离层614的负面影响。从沟槽720的外部侧壁及底部移除n+隔离层614的另一优点是场效应晶体管(FET)有效宽度的增加。因此，FET宽度可在物理上较小，此允许光电检测器602的宽度较大，借此增加像素填充因子。
现在参考图8，其显示沿着图6中的线D-D的横截面视图。浅沟槽隔离区714、716安置于硅半导体层706中。STI区714包含具有n导电类型的隔离层614。隔离层614仅部分地围绕STI区714。隔离层614是沿着底部的外部部分及沟槽718的紧邻近于光电检测器602的存储区700及钉扎层702的外部侧壁安置。
隔离层614不沿着沟槽718的不紧邻于光电检测器602的底部的其它外部部分及其它外部侧壁安置。隔离层614也不沿着STI区716的沟槽720的外部侧壁及底部安置。
图9是在根据本发明的实施例中用于制造图像传感器中所包含的像素的一部分的方法的流程图。最初，在衬底层708上方形成硅半导体层706(框900)。当衬底层包含安置于衬底上方的外延层时，硅半导体层706形成于外延层(例如，外延层710)上方。
接下来，如框902中所示，在硅半导体层706中形成STI区714、716及隔离层614。结合图10及图11更详细地描述用于产生STI区714、716及隔离层616的过程。
接着形成用于像素中的晶体管的栅极，如框904中所示。在根据本发明的实施例中，所述栅极可包含传送栅极(TG)、复位栅极(RG)、放大器晶体管的栅极及行选择晶体管的栅极。
接下来，如框906中所示，形成植入区。在根据本发明的实施例中，所述植入区包含存储区700、电荷/电压转换区606、其它源极/漏极区及钉扎层702。
所属领域的技术人员将认识到在图9中所图解说明的过程之前、与其同时地或在其之后产生像素或成像区域的其它特征及组件。此外，可在图9中所图解说明的过程之前、与其同时地或在其之后制造成像区域(例如，图5中的区域504)之外的特征及组件。
图10A到图10D描绘在根据本发明的实施例中用于产生图7中所示的STI区714、716及隔离层614的方法。图10A到图10D中所示的过程并不意指图解说明用于图像传感器或用于像素的所有制造技术。所属领域的技术人员将认识到可在图10A到图10D中所示的程序之前、在其之间或在其之后实施其它过程。
图10A图解说明在于p型外延层710中或上方形成n型硅半导体层706之后及在层706中形成沟槽718、720之后的像素。在根据本发明的实施例中，通过将具有n导电类型的掺杂剂植入到外延层710中来产生N型硅半导体层706。可通过使用此项技术中已知的技术蚀刻n型层706来形成沟槽718、720。
方框1000表示硅半导体层706中随后将形成光电检测器的区域。方框1002表示硅半导体层706中随后将形成电荷/电压转换区的区域。如图9中所示，通常在已形成STI区及栅极之后形成光电检测器及其它经植入区，例如，电荷/电压转换及源极/漏极植入区。
接着在像素600上方形成掩蔽层1004且将其图案化以产生开口1006(图10B)。开口1006暴露沟槽718及n型硅半导体层706的一部分。开口1006中所暴露的沟槽718底部的部分及沟槽718侧壁是沟槽718的紧邻近于还要形成的PD(由方框1000表示)的若干部分。将n型掺杂剂植入到开口1006中，如箭头所表示。n型掺杂剂通常具有高掺杂剂浓度。所植入的掺杂剂沿着沟槽718的底部的外部部分及沟槽718的紧邻近于方框1000的外部侧壁形成n型隔离层614。在根据本发明的实施例中，所述植入是在衬里氧化过程之后执行的，所述衬里氧化过程沿着沟槽718的内部侧壁及底部表面产生氧化物层。在根据本发明的另一实施例中，所述植入是在所述衬里氧化过程之前执行的。
接着移除掩蔽层1004且在n型硅半导体层706的表面上方形成电介质材料722。电介质材料722填充沟槽718、720。将电介质材料722从硅半导体层706的表面移除，直到电介质材料722仅填充沟槽718、720为止。电介质材料722的上表面与硅半导体层706的上表面大致在同一平面上。这些过程图解说明于图10C中。
接着在像素600上方形成掩蔽层1008且将其图案化以产生开口1010(图10D)。将n型掺杂剂植入到开口1010中，如箭头所表示。n型掺杂剂通常具有比图10B中所植入的掺杂剂低的掺杂剂浓度。所植入的掺杂剂使侧壁表面与n型硅半导体层706及n型隔离层614之间的界面钝化。所植入的掺杂剂将像素或光电检测器彼此电隔离。所植入的掺杂剂也用于形成FET的阱。图10D中所描述的过程是任选的且在根据本发明的其它实施例中可不执行。
现在参考图11A到图11B，其显示在根据本发明的实施例中用于产生图8中所示的STI区714、716及隔离层614的方法。图11A描绘在于p型外延层710中或上方形成n型硅半导体层706之后及在层706中形成沟槽718、720之后的像素。
接着在像素600上方形成掩蔽层1100且将其图案化以产生开口1102(图11B)。开口1102仅暴露沟槽718及n型硅半导体层706的部分。开口1102中所暴露的沟槽718底部的部分及沟槽718侧壁是沟槽718的紧邻近于还要形成的PD(由方框1000表示)的若干部分。针对沟槽720不形成开口，且沟槽720仍由掩蔽层1100覆盖。
接着通过开口1102将n型掺杂剂植入到硅半导体层706中，如箭头所表示。n型掺杂剂通常具有高掺杂剂浓度。所植入的掺杂剂仅沿着沟槽718的底部的外部部分及沟槽718的一个外部侧壁形成n型隔离层614。隔离层614在硅半导体层706中紧邻近于将形成光电检测器的区域形成。在根据本发明的实施例中，所述植入是在衬里氧化过程之后执行的，所述衬里氧化过程沿着沟槽718的内部侧壁及底部表面产生氧化物层。在根据本发明的另一实施例中，所述植入是在所述衬里氧化过程之前执行的。
由于沟槽718的其它部分及沟槽720被掩蔽层1100覆盖，因此不将掺杂剂植入到沟槽718的其它外部部分及沟槽720的外部侧壁及底部中。因此，不沿着沟槽718的底部的其余外部部分、沟槽718的不紧邻近于将形成光电检测器的区域的外部侧壁且不沿着沟槽720的外部侧壁及底部形成n型隔离层614。
如先前所述，通常在将电介质层安置于沟槽中之前将形成隔离层614的掺杂剂植入到所述沟槽中。一般来说，仅在图像传感器的成像区域(例如，图5中的成像区域504)中执行隔离层植入。在成像区域中的现有技术植入是未经图案化或未经掩蔽植入，意指成像区域中的所有STI区均接收隔离层植入。在现有技术隔离层植入期间，使用经图案化的掩蔽层来仅覆盖成像区域外部的区域。因此，本发明并未因在成像区域中使用掩蔽层(图10B中的层1004；图11中的层1100)而增加制造成本，因为所述掩蔽层可用与用来覆盖成像区域外部的区域的现有技术掩蔽层相同的掩蔽层来形成。
图12是在根据本发明的实施例中的第二像素结构的横截面视图。图12中所示的像素结构与图7中所描绘的像素结构相同，除了使用阱1200代替STI区之外。在所图解说明的实施例中，阱1200掺杂有具有n导电类型的一种或一种以上掺杂剂。将阱1200横向邻近于电荷/电压转换区606安置于硅半导体层706中(在与传送栅极704相对的侧上)。阱1200用来将电荷/电压转换区606与邻近像素中的其它电荷/电压转换区及组件隔离。n+隔离层614不驻存在阱1200周围。根据本发明的其它实施例可形成阱，使得其围绕电荷/电压转换区606。
图13描绘在根据本发明的实施例中的第三像素结构的横截面示意图。像素1300类似于图7中所示的像素600，但在若干硅-二氧化硅界面中添加固定正电荷。在此像素结构中，在n型硅界面1302、1304上面且邻近于所述n型硅界面1302、1304的电介质结构已经改质以具有大的固定正电荷。此大的固定正电荷在n型表面区处产生积累且在较低n型掺杂水平下提供表面钝化。产生大的固定正电荷的电介质结构的特定实例为氧化物-氮化物-氧化物(ONO)或氧化物-氮化物(ON)结构。
在图13中所图解说明的实施例中，电介质结构1306安置在n型钉扎层702及电荷/电压转换区606的硅界面上方。另一电介质结构(包含于圆圈1308中)安置在STI区1309的底部及侧壁上电介质结构与n型隔离层614之间的界面处。在根据本发明的实施例中，电介质结构还形成于STI区1311中所述电介质结构与n型硅半导体层706之间的界面处。
在图13中所示的实施例中，电介质结构1306可在传送栅极704下方延伸。将结合图14及图18对此进行更详细地描述。在根据本发明的其它实施例中，电介质结构1306不必在传送栅极704下方延伸。
图13中所图解说明的像素结构是p型金属氧化物半导体(pMOS)像素。pMOS像素使用p型经掺杂或植入区形成金属-氧化物-半导体场效应晶体管(MOSFET)。另一像素结构是nMOS像素，其使用n型经掺杂或植入区形成金属-氧化物-半导体场效应晶体管(MOSFET)。因此，在nMOS像素中，钉扎层702、硅半导体层706及图像传感器中的其它区是用p型掺杂剂形成。由于与nMOS像素相关联的大部分表面是p型，因此图像传感器设计者先前一直关注减少或消除与直接安置在硅表面上方及直接邻近于所述硅表面安置的电介质层相关联的固定正电荷。移除固定正电荷防止硅-二氧化硅界面处的p型层(例如，层702、706)的耗尽，借此减少表面产生的暗电流分量。
本发明利用pMOS像素，此意指与所述像素相关联的大部分表面是n型。图13中所图解说明的结构包含经优化以增强所述像素表面上的固定正电荷的效应的电介质结构。结合图14、图15及图17更详细地描述此增强。
图14图解说明图13中所示的区域1310的放大视图。电介质结构1306包含覆盖n+钉扎层702及n型硅半导体层706的表面的薄栅极氧化物层1400及安置在较薄栅极氧化物层1400上方的较厚氮化硅层1402。固定正电荷1404显示于栅极氧化物层1400与氮化硅层1402之间的界面1406处。
在所图解说明的实施例中，薄栅极氧化物层1400及氮化硅层1402两个均在传送栅极704下方延伸。在根据本发明的另一实施例中，氮化硅层1402不在传送栅极704下方延伸。
氧化物-氮化物界面1406含有且保留固定正电荷1404。栅极氧化物层1400的厚度经选择以通过将氧化物-氮化物界面1406尽可能地靠近界面1302安置来优化界面1302(n型钉扎层702与栅极氧化物层1400之间的界面)处的电子积累。固定正电荷1404形成使硅表面积累电子的电场。在界面1302处积累电子有利地使硅表面钝化以淬灭所述位置处的暗电流产生。
图15描绘图13中所示的区域1308的放大视图。电介质结构1500是沿着沟槽的内部底部及侧壁安置。电介质结构1500包含薄氧化物衬里层1502及氮化硅层1504。薄氧化物衬底层1502是沿着沟槽的侧壁及底部表面生长或沉积。接着，将较厚氮化硅层1504沉积在氧化物衬里层1502上方。氮化硅层1504通常与图14中所示的层1402不是相同氮化硅层。固定正电荷1506显示于氧化物衬里层1502与氮化硅层1504之间的界面1508处。
固定正电荷1506形成使硅界面1304(n型隔离层614与氧化物衬里层1502之间的界面)积累电子的电场。在界面1304处积累电荷有利地使硅表面钝化以淬灭所述位置处的暗电流产生。
图16描绘在根据本发明的实施例中的第四像素结构的横截面示意图。所述结构与图13中所示的结构类似，除了以不同方式形成构成电介质结构1600的层之外。栅极氧化物层1602是在形成所述栅极(包含传送栅极704)之前形成的。因此，栅极氧化物层1602安置在传送栅极(TG)704下方。
将氮化硅层1604安置在形成栅极之后的像素上方。将氮化硅层1604沉积在栅极形成之后的像素上方具有不影响所述像素中的FET的电参数的益处。另外，可选择氮化硅层中的材料的类型或用于氮化硅层的沉积方法以增加或最大化固定正电荷的量。举例来说，用于氮化硅层的可最大化固定正电荷的一种类型的材料是紫外线“UV”氮化物材料。在标题为“用于高级CMOS图像传感器技术的电介质膜结构的高敏感性(HighSensitivity of Dielectric Films Structure for Advanced CMOS Image Sensor Technology)”的***(Chung-Wei Chang)等人的文章中描述UV氮化物材料的一个实例。
图17图解说明图16中所示的区域1606的放大视图。电介质结构1600包含安置在钉扎层702及硅半导体层706的表面上方的栅极氧化物层1602及安置在栅极氧化物层1602的若干部分上方的氮化硅层1604。如早期所论述，栅极氧化物层1602形成在形成栅极之前的像素的表面上方。氮化硅层1604安置在形成栅极之后的栅极氧化物层1602及栅极的暴露部分上方。固定正电荷1700显示于栅极氧化物层1602与氮化硅层1604之间的界面处。
现在参考图18A到图18F，其显示在根据本发明的实施例中用于产生图13中所示的STI区1309、1311及隔离层614的方法。图18A到图18F中所示的过程并不意指图解说明用于图像传感器或用于像素的所有制造技术。所属领域的技术人员将认识到可在图18A到图18F中所示的程序之前、在其之间及在其之后实施其它过程。
图18A图解说明在于p型外延层710中或上方形成n型硅半导体层706、在硅半导体层706的表面上方生长衬垫氧化物层1800及在衬垫氧化物层1800上方沉积氮化物层1802之后的像素。沟槽718、720也已形成于硅半导体层706中。方框1000表示硅半导体层706中随后将形成光电检测器的区域。方框1002表示硅半导体层706中随后将形成电荷/电压转换区的区域。
沿着沟槽718、720的内部表面生长氧化物衬里层1804。可在形成氧化物衬里层1804之前执行任选的氮化物后拉。所述氮化物后拉涉及当在沟槽718、720中生长氧化物衬里层1804时回蚀氮化物层1802的一部分以暴露沟槽718、720的拐角来达成修圆目的。
接着在像素1300上方形成掩蔽层1806且将其图案化以产生开口1808(图18B)。开口1808仅形成于沟槽718上方，而沟槽720由掩蔽层1806覆盖。接着，穿过一部分氧化物衬里层1804、一部分氮化物层1802及一部分衬垫氧化物层1800将n型掺杂剂植入到开口1808中(如箭头所表示)。所植入的掺杂剂沿着沟槽718的底部的外部部分及沟槽718的紧邻近于方框1000的外部侧壁形成n型隔离层614。
接着移除掩蔽层1806且在像素1300上方形成另一掩蔽层1810且将其图案化以产生开口1812(图18C)。将氮化硅材料沉积到开口1812中以形成氮化硅层1814。氧化物衬里层1804及氮化硅层1814形成沿着沟槽718、720的内部底部及侧壁安置的电介质结构。如结合图15所述，氧化物衬里层1804与氮化硅层1814之间的界面含有且保留固定正电荷。
在形成氮化硅层1814之后，接着可执行n型掺杂剂到沟槽718、720中的任选低能量植入以使硅-二氧化硅界面钝化。在图中未显示此程序。
接下来，如图18D中所示，移除掩蔽层1810且在n型硅半导体层706的表面上方形成电介质材料1816。电介质材料1816填充沟槽718、720。接着，将电介质材料1816从硅半导体层706的表面移除直到电介质材料1816仅填充沟槽718、720为止(参见图18D)。电介质材料1816的上表面与硅半导体层706的上表面大致在同一平面上。通常，也移除衬垫氧化物层1800及氮化物层1802且在硅半导体层706的表面上方形成氧化物层1818。
通常，还在单独过程中移除氧化物层1818且在硅半导体层706的表面上方形成薄栅极氧化物层1820。在栅极氧化物层1820的表面上形成传送栅极704，后面跟随沉积氮化硅层1822。氮化硅层1822及栅极氧化物层1820形成电介质结构，例如图14中所描绘的结构。且如结合图14所述，栅极氧化物层1820与氮化硅层1822之间的界面含有且保留固定正电荷。
现在参考图19，其显示沿着图2中的线E-E’的对数净掺杂浓度对深度的图示。值Nd1是钉扎层200硅表面处的峰值掺杂浓度。Xj1是n+钉扎层200的结深度。
图20图解说明沿着图13中的线F-F’的实例性对数净掺杂浓度对深度的图示。值Nd2是钉扎层702硅表面处的峰值掺杂浓度。Xj2是n+钉扎层702的结深度。图20中的峰值掺杂水平及结深度小于图19中所示的峰值掺杂水平及结深度。图20中的较低值是由于并入硅表面上面的电介质堆叠中的固定正电荷所致。减少的峰值掺杂水平及较低结深度为短波长光提供改进的量子效率。
现在参考图21，其显示穿过图2中的线E-E’及图13中的线F-F’的静电电位对深度曲线图。与现有技术钉扎层200及存储区202相比，与钉扎层702及存储区700的表面结相关联的耗尽区较靠近所述硅表面。此是由于并入硅表面上面的电介质堆叠中的固定正电荷所致。使与钉扎层702及存储区700的表面结相关联的耗尽区较靠近所述硅表面为短波长光提供改进的量子效率。
尽管已特别参考本发明某些优选实施例详细描述了本发明，但应了解，可在本发明的精神及范围内实现各种变化及修改。举例来说，已参考特定导电类型描述了像素600、1300的特征。可在根据本发明的其它实施例中使用相反的导电类型。另外，在根据本发明的其它实施例中，可省略或共享像素600、1300中所图解说明的一些特征。举例来说，钉扎层702不必包含在像素中。在根据本发明的其它实施例中，放大器晶体管(SF)或电荷/电压转换区106可由两个或两个以上像素共享。
而且，尽管本文中已描述本发明的特定实施例，但应注意本申请案并不限于这些实施例。特定来说，在相容的情况下，相对于一个实施例所述的任何特征也可用在其它实施例中。而且，在相容的情况下，不同实施例的特征可交换。
部件列表
100 像素
102 光电检测器
104 触点
106 电荷/电压转换区
108 触点
110 源极随耦器晶体管的栅极
111 信号线
112 触点
114 隔离层
200 钉扎层
202 存储区
204 层
206 衬底层
208 浅沟槽隔离
210 电介质材料
400 图像捕获装置
402 光
404 成像级
406 图像传感器
408 处理器
410 存储器
412 显示器
414 其它输入/输出I/O)
500 图像传感器
502 像素
504 成像区域
506 列解码器
508 行解码器
510 数字逻辑
512 模拟或数字输出电路
600 两个邻近像素
602 光电检测器
604 触点
606 电荷/电压转换区
608 触点
610 放大器晶体管的栅极
612 触点
614 隔离层
700 存储区
702 钉扎层
704 传送栅极
706 硅半导体层
708 衬底层
710 外延层
712 衬底
714 浅沟槽隔离
716 浅沟槽隔离
718 沟槽
720 沟槽
722 电介质材料
1000 将形成光电检测器的区域
1002 将形成电荷/电压转换区的区域
1004 掩蔽层
1006 开口
1008 掩蔽层
1010 开口
1100 掩蔽层
1102 开口
1200 阱
1300 像素
1302 硅-二氧化硅界面
1304 硅-二氧化硅界面
1306 电介质结构
1308 要放大的区域
1309 浅沟槽隔离区
1310 要放大的区域
1311 浅沟槽隔离区
1400 栅极氧化物层
1402 氮化硅层
1404 固定正电荷
1406 界面
1500 电介质结构
1502 氧化物衬里层
1504 氮化硅层
1506 固定正电荷
1508 界面
1600 电介质结构
1602 栅极氧化物层
1604 氮化硅层
1606 要放大的区域
1700 固定正电荷
1800 衬垫氧化物层
1802 氮化物层
1804 衬里氧化物层
1806 掩蔽层
1808 开口
1810 氮化硅层
1812 电介质材料
1814 氮化物层
1816 掩蔽层
1818 开口
1820 栅极氧化物层
1822 氮化硅层
RG 复位栅极
RS 行选择晶体管
SF 放大器晶体管
STI 浅沟槽隔离
TG 传送栅极
VDD 电源
VOUT 输出
Claims (3)
1.一种用于在具有n导电类型的硅半导体层中紧邻近于光电检测器产生浅沟槽隔离区的方法，其中所述光电检测器包含安置于所述硅半导体层中的具有p导电类型的存储区，所述方法包括：
在所述硅半导体层中形成沟槽；
沿着所述沟槽的内部底部及内部侧壁形成衬里氧化物层；
在所述衬里氧化物层上方形成氮化硅层；
用电介质材料填充所述沟槽；及
仅部分地沿着所述沟槽的底部且仅沿着所述沟槽的紧邻近于随后将形成所述光电检测器的所述存储区的侧壁将具有所述n导电类型的掺杂剂植入到所述硅半导体层中。
2.根据权利要求1所述的方法，其进一步包括在所述存储区上方形成具有所述n导电类型的钉扎层。
3.根据权利要求2所述的方法，其进一步包括：
在所述钉扎层及所述硅半导体层上方形成栅极氧化物层；及
在所述栅极氧化物层的至少一部分上方形成氮化硅层。
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